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參數(shù)資料
| 型號(hào)： | FW82439TX |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 62/102頁 |
| 文件大小： | 759K |
| 代理商： | FW82439TX |
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Extended Temperature 82439TX (MTXC) Datasheet
62
PRELIMINARY
Table 17. EDO/ Standard Page Mode Performance Summary (60 ns DRAMs)
Processor Cycle Type (pipelined)
60/66 MHz
w/ four rows
60/66 MHz
w/ five rows
60/66 MHz
w/ six rows
Buffered
6-3-3-3
DRAM Type
Burst Read Page Hit
5-2-2-2
6-3-3-3
EDO
Read Row Miss
1
8-2-2-2
9-3-3-3
10-3-3-3
EDO
Read Page Miss
11-2-2-2
12-3-3-3
13-3-3-3
EDO
Back-to-Back Burst Reads Page Hit 5-2-2-2-3-2-2-2
6-3-3-3-4-3-3-3
6-3-3-3-4-3-3-3
EDO
Burst Read Page Hit
6-3-3-3
7-4-4-4
7-4-4-4
FPM
Burst Read Row Miss
1
9-3-3-3
9-4-4-4
9-4-4-4
FPM
Burst Read Page Miss
12-3-3-3
12-4-4-4
12-4-4-4
FPM
Back-to-Back Burst Read Page Hit
2,3,4
6-3-3-3-3-3-3-3
7-4-4-4-4-4-4-4
7-4-4-4-4-4-4-4
FPM
Write Page Hit
3
3
3
EDO/FPM
Write Row Miss
2,3,4
6
6
7
EDO/FPM
Write Page Miss
2,3,4
9
9
10
EDO/FPM
Posted Write
3,4
3-1-1-1
3-1-1-1
3-1-1-1
EDO/FPM
Write retire rate from Posted Write
Buffer
-2-2-2
-3-3-3
-3-3-3
EDO/FPM
Single writes
2
2
3
EDO/FPM
Reg 56h, Bit 4 (SLD)
5
0
0
0
EDO/FPM
Reg 56h, Bit 5 (FELO)
6
1
1
1
EDO
Reg 56h, Bit 5 (FELO)
6
0
0
0
FPM
Reg 58h, Bits[6:5] (DRBT)
2
1
1
EDO/FPM
Reg 58h, Bits[4:3] (DWBT)
2
1
1
EDO/FPM
Reg 58h, Bits[1:0] (DLT)
1
1
0
EDO/FPM
Reg 56h, Bit 6 (RRA)
0
0
0
EDO/FPM
NOTES:
1.
The row miss cycles assume that the new page is closed from the prior cycle. Due to the MA[13:0] to
RAS# setup requirements, if the page is open, 2 clocks are added to the leadoff.
2.
This cycle timing assumes the write buffer(DWB) is empty.
3.
Write timing is measured from the clock after BRDY# is returned to the CPU up to CAS# assertion for
that cycle.
4.
Write data is always posted as 3-1-1-1 (ADS# to BRDY#), if write buffers is available.
5.
This bit (SLD) should be set to a 1 (speculative leadoff disable) in systems with cache and to 0 in
systems without cache.
6.
When set to 1, enables fast timing for EDO timing only. Enables one HCLK pull in for page hit, page miss,
and row miss cycles.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FW82815 | Controller Miscellaneous - Datasheet Reference |
| FWA-25A10F | Fuse |
| FWA-30A10F | Fuse |
| FWA-35A21F | Fuse |
| FWA-40A21F | Fuse |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| FW82439TX S L28T | 制造商:Intel 功能描述:System Controller 324-Pin BGA |
| FW82439TX S L3BT | 制造商:Intel 功能描述:System Controller |
| FW82439TX S L28T | 制造商:Intel 功能描述: |
| FW82439TX S L3BT | 制造商:Intel 功能描述:System Controller |
| FW82439TXSL28T | 功能描述:IC 82439TX SYS CTRL MTXC 324BGA RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
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