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參數(shù)資料
| 型號： | CYRF69103 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | Programmable Radio on Chip Low Power |
| 中文描述： | 可編程片上無線電低功耗 |
| 文件頁數(shù)： | 66/73頁 |
| 文件大?。?/td> | 683K |
| 代理商： | CYRF69103 |
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CYRF69103
Document #: 001-07611 Rev *B
Page 66 of 73
Figure 19. Clock Timing
Note
14.In Master mode first bit is available 0.5 SPICLK cycle before Master clock edge available on the SCLK pin.
AC Characteristics
Parameter
GPIO Timing
T
R_GPIO
Description
Conditions
Min.
Typical
Max.
Unit
Output Rise Time
Measured between 10 and 90%
Vdd/Vreg with 50 pF load
Measured between 10 and 90%
Vdd/Vreg with 50 pF load
50
ns
T
F_GPIO
Output Fall Time
15
ns
SPI Timing
T
SMCK
T
SSCK
T
SCKH
T
SCKL
T
MDO
T
MDO1
SPI Master Clock Rate
SPI Slave Clock Rate
SPI Clock High Time
SPI Clock Low Time
Master Data Output Time
[14]
Master Data Output Time,
First bit with CPHA = 0
Master Input Data Setup time
Master Input Data Hold time
Slave Input Data Setup Time
Slave Input Data Hold Time
Slave Data Output Time
Slave Data Output Time,
First bit with CPHA = 0
Slave Select Setup Time
Slave Select Hold Time
F
CPUCLK
/6
2
MHz
MHz
ns
ns
ns
ns
2.2
High for CPOL = 0, Low for CPOL = 1
Low for CPOL = 0, High for CPOL = 1
SCK to data valid
Time before leading SCK edge
125
125
–25
100
50
T
MSU
T
MHD
T
SSU
T
SHD
T
SDO
T
SDO1
50
50
50
50
ns
ns
ns
ns
ns
ns
SCK to data valid
Time after SS LOW to data valid
100
100
T
SSS
T
SSH
Before first SCK edge
After last SCK edge
150
150
ns
ns
CLOCK
T
CYC
T
CL
T
CH
[+] Feedback
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PDF描述 |
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參數(shù)描述 |
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