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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 89/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT MIPS32 4Kc Processor Core
Memory Management
79RC32438 User Reference Manual
2 - 27
November 4, 2002
Notes
Debug software is expected to read the debug control register (DCR) to determine which other memory
mapped registers exist in drseg. The value returned in response to a read of any unimplemented memory
mapped register is unpredictable, and writes are ignored to any unimplemented register in the drseg.
The allowed access size is limited for the drseg. Only word size transactions are allowed. Operation of
the processor is undefined for other transaction sizes.
Conditions and Behavior for Access to dmseg, EJTAG Memory
The behavior of CPU access to the dmseg address range at 0xFF20_0000 to 0xFF2F_FFFF is deter-
mined by Table 2.10.
The case with access to the dmseg when the ProbEn bit in the DCR register is 0 is not expected to
happen. Debug software is expected to check the state of the ProbEn bit in DCR register before attempting
to reference dmseg. If such a reference does happen, the reference hangs until it is satisfied by the probe.
The probe can not assume that there will never be a reference to dmseg if the ProbEn bit in the DCR
register is 0 because there is an inherent race between the debug software sampling the ProbEn bit as 1
and the probe clearing it to 0.
Translation Lookaside Buffer
The following subsections discuss the TLB memory management scheme used in the 4Kc processor
core. The TLB consists of one joint and two micro address translation buffers:
16 dual-entry fully associative Joint TLB (JTLB)
3-entry fully associative Instruction micro TLB (ITLB)
3-entry fully associative Data micro TLB (DTLB).
Transaction
LSNM bit in
Debug Register
Access
Load / Store
1
Kernel mode address space (kseg3)
Fetch
Don’t care
drseg, see comments below
Load / Store
0
Table 2.9 CPU Access to drseg Address Range
Transaction
ProbEn bit in
DCR Register
LSNM bit in
Debug
Register
Access
Load / Store
Don’t care
1
Kernel mode address space (kseg3)
Fetch
1
Don’t care
dmseg
Load / Store
1
0
Fetch
0
Don’t care
See comments below
Load / Store
0
0
Table 2.10 CPU Access to dmseg Address Range
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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