參數(shù)資料
型號(hào)： 79RC32V333-100DH
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 126/654頁(yè)
文件大小： 6963K
代理商： 79RC32V333-100DH
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IDT MIPS32 4Kc Processor Core
CP0 Registers
79RC32438 User Reference Manual
2 - 64
November 4, 2002
Notes
RE
25
Used to enable reverse-endian memory references
while the processor is running in user mode:
0: User mode uses configured endianness
1: User mode uses reversed endianness
Kernel or debug mode references are not affected by
the state of this bit.
R/W
Undefined
0
24:23
This bit must be written as zero; returns zero on read.
R
0
BEV
22
Controls the location of exception vectors:
0: Normal
1: Bootstrap
R/W
1
TS
21
TLB shutdown. This bit is set if a TLBWI or TLBWR
instruction is issued that would cause a TLB shut-
down condition if allowed to complete.
Software can only write a 0 to this bit to clear it and
cannot force a 0-1 transition.
R/W
0
SR
20
Indicates that the entry through the reset exception
vector was due to a Soft Reset:
0: Not Soft Reset (NMI or hard reset)
1: Soft Reset
Software can only write a 0 to this bit to clear it and
cannot force a 0-1 transition.
R/W
1 for Soft
Reset; 0
otherwise
NMI
19
Indicates that the entry through the reset exception
vector was due to an NMI.
0: Not NMI (soft or hard reset)
1: NMI
Software can only write a 0 to this bit to clear it and
cannot force a 0-1 transition.
R/W
1 for NMI;
0 other-
wise
0
18
Must be written as zero; returns zero on read.
R
0
R
17:16
Reserved. Must be ignored on write and read as
zero.
R
0
IM[7:0]
15:8
Interrupt Mask: Controls the enabling of each of the
external, internal, and software interrupts. An inter-
rupt is taken if interrupts are enabled and the corre-
sponding bits are set in both the Interrupt Mask field
of the Status register and the Interrupt Pending field
of the Cause register and the IE bit is set in the Sta-
tus register.
0: Interrupt request disabled
1: Interrupt request enabled
R/W
Undefined
R
7:5
Reserved. Must be ignored on write and read as
zero.
R
0
UM
4
Indicates that the processor is operating in user
mode:
0: processor is operating in kernel mode
1: processor is operating in user mode
Note that the processor can also be in kernel mode if
EXR or ERL are set. This condition does not affect
the state of the UM bit.
R/W
Undefined
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
Table 2.39 Status Register Field Description (Part 2 of 3)
相關(guān)PDF資料
PDF描述
79RC32V333-100DHI 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
79RC32V333-133DHI Microprocessor
79RC32V333-150DH 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
79RC32V333-150DHI Microprocessor
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
79RC32V333-100DHI 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor
79RC32V333-133DH 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor
79RC32V333-133DHI 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor
79RC32V333-150DH 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor
79RC32V333-150DHI 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor
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