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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 167/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT System Integrity Functions
IPBus Slave Acknowledge Errors
79RC32438 User Reference Manual
4 - 7
November 4, 2002
Notes
Watchdog Timer Control Register
Figure 4.5 Watchdog Timer Control Register (WTC)
IPBus Slave Acknowledge Errors
The IPBus provides a general mechanism for slaves to report errors to IPBus masters during a read or
write transaction. Each IPBus slave that may generate an IPBus slave acknowledge error has two sticky
bits that serve as interrupt sources. One bit is set on the occurrence of a slave acknowledge error during a
read transaction while the other is set on the occurrence of a slave acknowledge error during a write trans-
action.
The only IPBus slave in the RC32438 device that generates slave acknowledge errors is the PCI inter-
face. See Chapter 10, PCI Bus Interface, for conditions that result in a PCI slave acknowledge error. Table
4.3 summarizes the methods used to report IPBus slave acknowledge errors.
The DMA controller does not stop a burst transfer when a slave acknowledge error is detected. It
completes the burst transfer and, as a result, the CA field in the descriptor in which the error is detected is
set to the last address of the burst transfer. The COUNT is updated accordingly. A slave acknowledge error
during a memory to peripheral DMA results in undefined data being written to the peripheral (in order to
complete the DMA burst transfer). A slave acknowledge error during a peripheral to memory DMA results in
data read from the peripheral being discarded (in order to complete the DMA burst transfer).
EN
Description:
Enable.
When this bit is set, the watchdog timer is enabled. Clearing this bit disables the watch-
dog timer. Neither enabling nor disabling the timer affects the watchdog timer count value.
The EN bit is automatically cleared when the watchdog timer expires and the WNE bit in the
ERRCS register is set. The state of the EN bit is preserved across warm resets not caused by
the expiration of the watchdog timer.
Initial Value:
See boot configuration vector (i.e., disable watchdog timer bit)
Read Value:
Previous value written
Write Effect:
Modify value
TO
Description:
Time Out.
This bit is set to a one to indicate that the watchdog timer has expired. Once this bit is
set, it will remain set until a zero is written into this field.
Initial Value:
0x0
Read Value:
Status
(this field is not modified when a warm reset occurs)
Write Effect:
Sticky bit
WTC
0
31
30
0
TO
EN
1
1
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PDF描述 |
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| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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