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參數(shù)資料
| 型號(hào)： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 174/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT Bus Arbitration
Theory of Operation
79RC32438 User Reference Manual
5 - 6
November 4, 2002
Notes
Example IPBus Arbiter Configurations
To illustrate the operation of the IPBus arbiter, this section examines several IPBus arbiter configura-
tions. For simplicity, only three priorities and four bus masters are considered. The examples can be easily
extended to all priorities and bus masters.
Strict Priority Arbitration
Figure 5.3 shows an IPBus arbiter configuration that implements strict priority. In this example, masters
with priority three are given preference over masters with lower priorities. Priority two is given preference
over priority one. Since the PTC and MTC values for priority three are one, a new arbitration epoch begins
each time the bus is granted to a priority three master.
Figure 5.4 illustrates the operation of the IPBus arbiter with the configuration in Figure 5.3. Each rect-
angle represents one transaction or 64 clock cycles. The value in a rectangle shows the current value of
CPTC or CMTC. The bottom row shows the current bus master. A rectangle is shaded if the corresponding
bus master is requesting ownership of the bus.
Figure 5.3 IPBus Arbiter Configuration for Strict Priority Arbitration
Figure 5.4 Example Operation of IPBus Arbiter with Strict Priority Arbitration
Fair Arbitration
Figure 5.5 shows an IPBus arbiter configuration that implements fair arbitration. In this configuration the
MF bit in the IPAP3C register must be set. This maintains fairness across arbitration epochs.
1
Since all
masters have the same priority and a zero MTC, access to the bus is granted in a fair manner using the fair-
ness bit method described in Figure 5.2.
Priority 3
PTC
3
=1
MTC
1
=1
MTC
2
=1
Priority 2
PTC
2
=1
MTC
3
=1
Priority 1
PTC
1
=1
MTC
4
=1
1.
If the MF bit were not set, then the fairness bit would be cleared each clock cycle since PTC is equal to one. This
would result in the bus being granted unfairly to the bus master with the lowest index.
CMTC
1
=1
CMTC
2
=1
CMTC
3
=1
CMTC
4
=1
CPTC
1
=1
CPTC
2
=1
CPTC
3
=1
Bus Ownership
Idle
1
1
1
1
1
1
1
Master 1
1
1
1
1
1
1
1
Master 2
1
1
1
1
1
1
1
Master 3
1
1
1
1
1
1
1
Master 1
1
1
1
1
1
1
1
Master 4
1
1
1
1
1
1
1
Idle
1
1
1
1
1
1
1
Master 1
1
1
1
1
1
1
1
Master 2
1
1
1
1
1
1
1
Master 1
1
1
1
1
1
1
1
Master 2
1
1
1
1
1
1
1
Master 2
1
1
1
1
1
1
1
MF=0
相關(guān)PDF資料 |
PDF描述 |
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| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
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| 79RC32V333-133DHI | Microprocessor |
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| 79RC32V333-150DHI | Microprocessor |
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參數(shù)描述 |
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| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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