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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 472/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 6
November 4, 2002
Notes
EJTAG Processor Core Extensions
Overview
The extensions for EJTAG provide the following major features:
Debug Mode, associated exceptions and dedicated debug vector
Instruction set extensions: SDBBP (Software Debug Breakpoint) and DERET (Debug Exception
Return)
CP0 registers: Debug, DEPC and DESAVE
Memory-mapped debug segment (dseg)
Interrupt and NMI control
Single step
Debug interrupt request signal
Debug Mode Execution
Debug Mode is entered only through a debug exception. It is exited as a result of either execution of a
DERET instruction or application of a reset or soft reset.
When the processor is operating in Debug Mode it has access to the same resources, instructions, and
CP0 registers as in Kernel Mode. Restrictions on Kernel Mode access (non-zero coprocessor references,
access to extended addressing controlled by UX, SX, KX, etc.) apply equally to Debug Mode, but Debug
Mode provides some additional capabilities as described in this chapter.
Other processor modes (Kernel Mode, Supervisor Mode, User Mode) are collectively considered as
Non-Debug Mode. Debug software can determine if the processor is in Non-Debug Mode or Debug Mode
through the DM bit in the Debug register.
Debug Mode Instruction Set
The full native ISA of the processor is accessible in Debug Mode. Coprocessor loads and stores to the
dseg segment are not supported. The operation of the processor is UNDEFINED if a coprocessor load or
store to dseg is executed in Debug Mode. Refer to section “Debug Mode Address Space” on page 20-7 for
more information on the dseg address space.
Address
none
Address register for processor access used
to support the EJTAG memory.
See section “Address Regis-
ter (TAP Instruction
ADDRESS or ALL)” on page
20-64.
EJTAG Control
ECR
Control register for most EJTAG features
used through the TAP.
See section “EJTAG Control
Register (ECR) (TAP
Instruction CONTROL or
ALL)” on page 20-65.
Bypass
none
Provides a one-bit shift path through the
TAP.
See section “Bypass Regis-
ter (TAP Instruction
BYPASS, (EJTAG/NOR-
MAL) BOOT, or Unused)”
on page 20-70.
Register
Name
Register
Mnemonic
Functional Description
Reference
Table 20.5 Overview of Test Access Port Registers (Part 2 of 2)
相關PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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