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參數資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數： | 499/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT EJTAG System
Hardware Breakpoints
79RC32438 User Reference Manual
20 - 33
November 4, 2002
Notes
Figure 20.7 Instruction Breakpoint Overview
Data Breakpoint Features
Figure 20.8 shows an overview of the data breakpoint feature. The feature compares the load or store
access type (TYPE), the virtual address of the access (ADDR), the ASID, the accessed bytes (BYTE-
LANE), and data value (DATA) with each data breakpoint, applying masks and/or qualifications on the
access properties.
Figure 20.8 Data Breakpoint Overview
When an enabled data breakpoint matches, a debug exception and/or a trigger is generated, and an
internal bit in a data breakpoint register is set to indicate that a match occurred. The match is either precise
(the debug exception or trigger occurs on the instruction that caused the breakpoint to match) or imprecise
(the debug exception or trigger occurs later in the program flow).
Overview of Instruction and Data Breakpoint Registers
From zero to 15 instruction and data breakpoints can be implemented independently. Implementation of
any breakpoint implies that the Debug Control Register (DCR) is implemented. The InstBrk and DataBrk
bits in the DCR register indicate whether there are zero or 1 to 15 implementations of a breakpoint type. If
no breakpoints of a specific type are implemented, then none of the registers associated with this break-
point type are implemented. If any (1 to 15) breakpoints of a specific type are implemented, then the break-
point status register associated with that breakpoint type is implemented. The instruction and data break
status registers indicate the number of breakpoints for each corresponding type. The number of additional
registers depends on the number of implemented breakpoints for the respective breakpoint type. Registers
for ASID compares are only implemented if indicated in the corresponding breakpoint status register.
The next two sections, Overview of Instruction Breakpoint Registers and Overview of Data Breakpoint
Registers, provide overviews of the instruction and data breakpoint registers, respectively. All registers are
memory mapped in the drseg segment. All registers are 32 bits wide for 32-bit processors.
Overview of Instruction Breakpoint Registers
Table 20.20 lists the Instruction Breakpoint registers. The Instruction Breakpoint Status register provides
implementation indication and status for instruction breakpoints in general. The 1 to 15 implemented break-
points are numbered 0 to 14, respectively, for registers and breakpoints. The specific breakpoint number is
indicated by “n”.
Instruction
Hardware
Breakpoint
Debug Exception
Trigger Indication
ASID
PC
Data
Hardware
Breakpoint
TYPE
ASID
Debug Exception
Trigger Indication
ADDR
DATA
BYTELANE
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PDF描述 |
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| 79RC32V333-150DHI | Microprocessor |
相關代理商/技術參數 |
參數描述 |
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| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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