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參數(shù)資料
| 型號(hào)： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 525/654頁(yè) |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT EJTAG System
EJTAG Test Access Port
79RC32438 User Reference Manual
20 - 59
November 4, 2002
Notes
Figure 20.26 JTAG_TDI to JTAG_TDO Path in Shft-DR State and ALL Instruction is Selected
EJTAGBOOT and NORMALBOOT Instructions
The EJTAGBOOT and NORMALBOOT instructions control whether a debug interrupt is requested as a
result of a reset. If EJTAGBOOT is indicated then a debug interrupt is requested at reset, and a Debug
Interrupt exception is taken right after the Reset exception. The debug exception handler is in this case
fetched from the probe through dmseg. It is possible to take the debug exception and execute the debug
handler from the probe even if no instructions can be fetched from the reset handler. This condition guaran-
tees that the system will not hang at reset when the EJTAGBOOT feature is used, not even if the normal
memory system does not work properly.
An internal EJTAGBOOT indication holds information on the action to take at a processor reset, and this
is set when the EJTAGBOOT instruction takes effect in the Update-IR state. The indication is cleared when
the NORMALBOOT instruction takes effect in the Update-IR state, or when the Test-Logic-Reset state is
entered, for example, when JTAG_TRST_N is asserted low. The requirement of clearing the internal
EJTAGBOOT indication when the Test-Logic-Reset state is entered, and not on a JTAG_TCK clock when in
the state, ensures that the indication can be cleared with five clocks on JTAG_TCK when JTAG_TMS is
high.
The internal EJTAGBOOT indication is cleared at power-up either by a low value on the JTAG_TRST_N
or by a power-up reset circuit. Thus, the processor executes the reset handler after power-up unless the
EJTAGBOOT instruction is given through the EJTAG TAP. The Bypass register is selected when the
EJTAGBOOT or NORMALBOOT instruction is given. The EjtagBrk, ProbEn, and ProbTrap bits in the
EJTAG Control register follow the internal EJTAGBOOT indication. They are all set at processor reset if a
Debug Interrupt exception is to be generated, with execution of the debug handler from the probe.
FASTDATA Instruction
This selects the Data and the Fastdata registers at once, as shown in Figure 20.27.
Figure 20.27 JTAG_TDI to JTAG_TDO Path in Shift-DR State and FASTDATA Instruction is Selected
TAP Data Registers
Table 20.42 summarizes the data registers in the EJTAG TAP. Complete descriptions of these registers
are given in the following sections.
Instruction
Used to
Access
Register
Register
Name
Function
Reference
Compli-
ance
IDCODE
Device ID
Identifies device and accessed
processor in the device.
“Device Identification (ID)
Register (TAP Instruction
IDCODE)” on page 20-
61
Required
Table 20.42 EJTAG TAP Data Registers (Part 1 of 2)
JTAG_TDI
Address register
EJTAG Control register
MSB
Data register
JTAG_TDO
MSB
0 / LSB
MSB
0 / LSB
0 / LSB
JTAG_TDI
Fastdata register
Data register
JTAG_TDO
MSB
0 / LSB
0
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