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參數(shù)資料
| 型號(hào)： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 105/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT MIPS32 4Kc Processor Core
Exceptions
79RC32438 User Reference Manual
2 - 43
November 4, 2002
Notes
The detection of multiple matching entries in the TLB in a TLB-based MMU. The core detects this
condition on a TLB write and prevents the write from being completed. The TS bit in the Status reg-
ister is set to indicate this condition. This bit is only a status flag and does not affect the operation of
the device. Software clears this bit at the appropriate time. This condition is resolved by flushing the
conflicting TLB entries. The TLB write can then be completed.
Cause Register ExcCode Value:
MCheck
Additional State Saved:
None
Entry Vector Used:
General exception vector (offset 0x180)
Interrupt Exception
The interrupt exception occurs when one or more of the eight interrupt requests is enabled by the Status
register and the interrupt input is asserted. The delay from assertion of an unmasked interrupt to fetch of the
first instructions at the exception vector is a minimum of 5 clock cycles. More may be needed if a committed
instruction has to complete before the exception can be taken. A SYNC instruction which has already
started flushing the cache and write buffers must wait until this is completed before the interrupt exception
can be taken.
Register ExcCode Value:
Int
Additional State Saved:
Entry Vector Used:
General exception vector (offset 0x180) if the IV bit in the Cause register is 0;
interrupt vector (offset 0x200) if the IV bit in the Cause register is 1.
Debug Instruction Break Exception
A debug instruction break exception occurs when an instruction hardware breakpoint matches an
executed instruction. The DEPC register and DBD bit in the Debug register indicates the instruction that
caused the instruction hardware breakpoint to match. This exception can only occur if instruction hardware
breakpoints are implemented.
Debug Register Debug Status Bit Set:
DIB
Additional State Saved:
None
Entry Vector Used:
Debug exception vector
Register State
Value
Cause
IP
Indicates the interrupts that are pending.
Table 2.19 Register States an Interrupt Exception
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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