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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 281/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT PCI Bus Interface
Reset
79RC32438 User Reference Manual
10 - 13
November 4, 2002
Notes
Reset
Upon assertion of the PCI reset, either a warm or cold reset causes all of the PCI interface pins to be tri-
stated during the reset condition.
1
This reaction is asynchronous to the PCI clock or master clock input
(CLK) and is immediate.
A warm or cold reset and the subsequent enabling of the PCI interface may result in the PCI bus inter-
face being enabled during an active bus (e.g., in the middle of a burst transfer between two other devices).
This may also occur due to the delay in locking the PLL following a PCI reset when the RC32438 is used in
satellite mode. The PCI bus interface handles this condition. If the RC32438 becomes active during a PCI
transaction, the RC32438 will ignore events on the PCI bus until the transaction is completed. For additional
information, refer to the Reset Implementation note in section 4.3.2 of the PCI 2.2 specification.
Read Value:
Previous value written
Write Effect:
Modify value
RLE
Description:
Retry Limit Exceeded.
When this bit is set, the RLE bit in the PCIS register is masked from gen-
erating an interrupt.
Initial Value:
0x1
Read Value:
Previous value written
Write Effect:
Modify value
BME
Description:
Bus Master Error.
When this bit is set, the BME bit in the PCIS register is masked from generat-
ing an interrupt.
Initial Value:
0x1
Read Value:
Previous value written
Write Effect:
Modify value
PRD
Description:
Pending Read Discard.
When this bit is set, the PRD bit in the PCIS register is masked from
generating an interrupt.
Initial Value:
0x1
Read Value:
Previous value written
Write Effect:
Modify value
RIP
Description:
Reset In Progress.
When this bit is set, the RIP bit in the PCIS register is masked from generat-
ing an interrupt.
Initial Value:
0x1
Read Value:
Previous value written
Write Effect:
Modify value
1.
An exception to this is the PCI reset signal PCIRSTN. When the RC32438 is configured to operate in PCI host
mode, PCIRSTN will be asserted whenever the EN bit is cleared (set to zero).
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PDF描述 |
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參數(shù)描述 |
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| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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