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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 196/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT Device Controller
Device Read Transaction
79RC32438 User Reference Manual
6 - 12
November 4, 2002
Notes
Figure 6.9 Generic Device Read Transaction
1
The device read transaction, with WAITACKN configured as a wait input, consists of the following steps.
1. The RC32438 drives the address bus (MADDR[25:0]), drives RWN high and BDIRN low, and asserts
BOEN
2
on the rising edge of EXTCLK. This indicates the start of a transaction.
2.
CSD
clock cycles after step one,
the RC32438
asserts the appropriate chip select (CSNx).
3.
OED
clock cycles after step one,
the RC32438
asserts output enable (OEN).
4. If WAITACKN is not asserted during the transaction, then
RWS
clock cycles after step one
the
RC32438 clocks in the data from the data bus (MDATA[15:0]), negates OEN and BOEN.
If WAITACKN is asserted during the transaction, then the
RWS
field is ignored from that point on.
The RC32438 clocks in the data on the data bus (MDATA[15:0]), negates OEN and BOEN one clock
cycle after it samples WAITACKN negated.
5. CSH clock cycles after step four, the RC32438 negates chip select.
6.
PRD
clock cycles after step four, the RC32438 may modify the address on the address bus
(MADDR[25:0]) and may begin a new transaction (the postread delay provides time for slow devices
to get off the bus before issuing another transaction).
Figure 6.10 illustrates the effect of asserting the WAITACKN signal when it is configured as a wait signal.
In this transaction, even though
RWS
+
PRD
was programed for eight clock cycles the transaction
completes in seven clock cycles. This is because WAITACKN was asserted during the third clock cycle in
the transaction and was negated during the fourth clock cycle. This caused the RC32438 to clock in the
data on the fifth clock cycle and terminate the transaction early. The transaction could have been extended
beyond eight clock cycles by holding WAITACKN asserted for several clock cycles.
1.
The programmable parameters shown in this figure are for illustrative purposes only and may be varied.
2.
BOEN is only asserted if the buffer enable (BE) bit is set in the device control register (DEVxC).
EXTCLK
MADDR[25:0]
RWN
CSNx
BWEN[1:0]
OEN
MDATA[15:0]
Transaction
CSD
OED
RWS
PRD
CSH
Address Valid
Data Valid
Transaction
BOEN
WAITACKN
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PDF描述 |
|---|---|
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| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
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參數(shù)描述 |
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| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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