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參數(shù)資料
| 型號： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 79/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT MIPS32 4Kc Processor Core
Pipeline Description
79RC32438 User Reference Manual
2 - 17
November 4, 2002
Notes
In general, MIPS processors support two types of hardware interlocks:
Stalls, which are resolved by halting the pipeline
Slips, which allow one part of the pipeline to advance while another part of the pipeline is held
static.
The 4Kc processor core handles all interlocks as slips.
Slip Conditions
On every clock, internal logic determines whether each pipe stage is allowed to advance. These slip
conditions propagate backwards down the pipe. For example, if the M stage does not advance, neither will
the E or I stages. Slipped instructions are retried on subsequent cycles until they issue. The back end of the
pipeline advances normally during slips in an attempt to resolve the conflict. NOPS are inserted into the
bubble in the pipeline.
Figure 2.18 shows a diagram of a two-cycle slip. In the first clock cycle, the pipeline is full and the cache
miss is detected. Instruction I0 is in the A stage, instruction I1 is in the M stage, instruction I2 is in the E
stage, and instruction I3 is in the I stage. The cache miss occurs in clock 2 when the I4 instruction fetch is
attempted. I4 advances to the E-stage and waits for the instruction to be fetched from main memory. In this
example it takes two clocks (3 and 4) to fetch the I4 instruction from memory. Once the cache miss is
resolved in clock 4 and the instruction is bypassed to the cache, the pipeline is restarted, causing the I4
instruction to finally execute it’s E-stage operations.
Data Cache Miss
Load that misses in data
cache
W Stage
Multi-cycle cache Op
Sync
Store when write through
buffer full
EJTAG breakpoint on store
VA match needing data value
comparison
Store hitting in fill buffer
Interlock Type
Source
Slip Stage
Table 2.3 Pipeline Interlocks (Part 2 of 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-100DHI | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 79RC32V333-133DH | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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