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參數(shù)資料
| 型號(hào)： | 79RC32V333-100DH |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 408/654頁(yè) |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DH |
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IDT I2C Bus Interface
I2C Bus Slave Interface
79RC32438 User Reference Manual
15 - 14
November 4, 2002
Notes
then transmits the remaining 8-bits of the 10-bit slave address.
2
If these 8-bits match the bottom 8-bits of the
ADDR field, then the slave interface suspends the I
2
C bus and sets the SA bit. At this point the slave is
addressed as a slave receiver and the master may write data
2
to the slave interface using the same mecha-
nism as shown in Figure 15.14 for slaves with 7-bit addresses.
2
If the master wishes to read data from a 10-
bit slave, it must issue a repeated start condition followed by
2
the same address 0b11110XX as before, but
this time with the read/write bit set to read.
2
The slave interface remembers that it was addressed in the
previous transaction. It checks if the address after the repeated start condition is the
2
same as it was in the
previous transaction and tests if the read/write bit is set to read.
2
If there is a match, the slave interface is
addressed as a slave transmitter. It suspends the I
2
C bus and set the SA bit. From this point on the transac-
tion is the same as that shown in Figure 15.15 for a slave transmitter with a 7-bit address.
2
Figure 15.16 Slave Operation: Addressing a 10-bit Slave as a Slave Transmitter
I
2
C Bus Slave Status Register
Figure 15.17 I
2
C Bus Slave Status Register (I2CSS)
RR
Description:
Read Request.
This bit is set when a master initiates a read request of an 8-bit data quantity
from the slave interface. The value to be returned to the master is written to the I2CDO register
and this bit cleared. Clearing the RR bit causes the slave interface to release the I
2
C bus.
Initial Value:
Undefined
Read Value:
Status
Write Effect:
Clear to release I
2
C bus
WR
Description:
Write Request.
This bit is set when a master initiates a write request of an 8-bit data quantity to
the slave interface. The value transmitted by the master is written to the I2CDI register. Once the
value has been read by the CPU the WR bit is cleared. Clearing this bit causes the slave inter-
face to release the I
2
C bus.
Initial Value:
Undefined
Read Value:
Status
Write Effect:
Clear to release I
2
C bus
S
SLA7
W
A
Idle bus
From master to slave
Bus suspended by slave
From slave to master
S
SLA7
R
A
Data
SLA10
A
StSA
SRR
SSA
StTF
I2CSS
0
31
RR
0
25
1
WR
1
TF
1
NA
1
ERR
1
SA
1
GC
1
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