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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁(yè)數(shù)： | 119/180頁(yè) |
| 文件大小： | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
35
A
82454KX/GX (PB)
2.4.4
PCISTS—PCI STATUS REGISTER
Address Offset:
06–07h
Default:
0240h
Attribute:
Read Only and Read/Write Clear
The PCISTS Register reports the occurrence of a PCI master abort/PCI target abort, system error, and parity
errors. This register also indicates the DEVSEL# timing that has been set by the PB hardware. Software sets
the bits labeled R/WC to 0 by writing a 1 to them.
2
Bus Master Enable—RO. The PB does not support disabling its bus master capability. This bit is
hardwired to 1.
1
Memory Space Enable. 1=Enable PCI memory accesses to the host bus. 0=Disable.
0
I/O Space Enable. 1=Enable PCI I/O accesses to the host bus. 0=Disable.
Bits
Description
15
Parity Error Detected—R/WC. 1=PB detected a PCI address or data parity error. The PB checks all
address cycles, regardless of the intended target, for address parity errors. When the PB is involved
in a PCI transaction (as either master or target), it checks all data cycles for data parity errors. The
Parity Error Detected bit is set independent of whether parity error reporting (bit 6 in the PCICMD
Register) is enabled.
14
Signaled System Error—R/WC. 1=PB asserted the SERR# signal.
13
Received Master Abort—R/WC. 1=PB is PCI bus master and terminates its transaction (other than
Special Cycle commands) with a master-abort.
12
Received Target Abort—R/WC. 1=PB as a PCI bus master received a target abort.
11
Signaled Target Abort—R/WC. 1=PB issued a target abort. This only happens for invalid byte
enables during an I/O access or a Hard Failure from a host bus agent.
10:9
DEVSEL# Assertion—RO. Bits[10:9]=01 (indicates medium timing when the PB responds as a
target).
8
Data Parity Error Reported—R/WC. This bit is set to 1 when all of the following conditions are met:
1.) The PB asserted PERR# or sampled PERR# asserted. 2.) The PB was the bus master for the
transaction in which the error occurred. 3.) The Parity Error Response bit is set to 1 in the PCICMD
Register.
7
Fast Back-to-Back Capable—RO. This bit is hardwired to 0 to indicate that the PB is not capable of
accepting fast back-to-back transactions that are not to the same agent.
6:0
Reserved.
Bits
Description
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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