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參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡資源（用于網(wǎng)絡資源管理）） |
| 文件頁數(shù)： | 95/676頁 |
| 文件大小： | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
The IOP Bus Specific Interface Controller (PCINT)
Page 95 of 676
1.2: PCINT Config Word 1
The Status register is used to record status information for the PCI bus related events. Writing
’
1
’
to a bit in
this register will reset that bit. The Command register provides coarse control over a device
’
s ability to gener-
ate and respond to PCI cycles. Access type of the Command register is read/write. See bit definitions.
Length
32 bits
Type
Read/Write and Read/Reset
Address
XXXX 0004
Restrictions
Can be written or read during configuration cycle, memory cycle when enabled (see
PCINT Base Address Control Register on page 111
), or an I/O cycle. This register
is documented as big endian, but how data is presented on the PCI bus depends
on how the controls are set in the PCINT Endian Control Register.
Power on Reset value
(Big Endian)
X
’
02B00000
’
Power on Reset value
(Little Endian)
X
’
0000B002
’
D
S
R
R
S
D
D
F
U
6
Reserved
Reserved
F
S
W
P
V
M
S
B
M
I
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
PCI Spec
Name
Description
31
15
Detected Parity Error
This bit is set by the device whenever it detects a parity error, even if par-
ity error handling is disabled (as controlled by bit 6 of PCINT Configuration
Word 1).
30
14
Signaled System Error
This bit is set whenever the device asserts SERR.
29
13
Received Master Abort
This bit is set by a master device whenever its transaction is terminated
with master-abort, except for Special Cycle.
28
12
Received Target Abort
This bit is set by a master device whenever its transaction is terminated
with target-abort.
27
11
Signaled Target Abort
This bit is set by a target device whenever its transaction is terminated
with target-abort.
26-25
10-9
DEVSEL Timing
These bits are hard-wired to
’
01
’
, assuming medium address decode.
24
8
Data Parity Detected
This bit is implemented by this bus master. It is set when this agent
asserts PERR or observeS PERR asserted, AND this agent setting the bit
acted as the bus master for the operation in which the error occurred,
AND bit 6 of PCINT Configuration Word 1 is set.
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