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參數(shù)資料
| 型號(hào)： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁(yè)數(shù)： | 112/676頁(yè) |
| 文件大小： | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
IBM Processor for Network Resources
Preliminary
The IOP Bus Specific Interface Controller (PCINT)
Page 112 of 676
pnr25.chapt04.01
August 14, 2000
20
Disable retrying on the 1st cycle of
a memory access.
Setting this bit to
‘
1
’
disables the retrying of a memory access to IBM3206K0424. This
causes a PCI spec violation, but not a data integrity problem. It solves the rare problem
in which two masters are accessing Control Memory at the same time and retries hap-
pen to both endlessly.
19
Enable writing to special config
registers
Setting this bit to
’
1
’
enables writing to certain registers that are normally read-only. An
example of this is the vendor and function ID register (PCINT Configuration Word 0).
18
Disable Incremental Latency time-
out retries
Setting this bit to
’
1
’
disables PCI retries due to cycles taking more than eight cycles on
burst accesses after the first access.
17
Enable PCINT Base Address 1
(I/O for regs)
Setting this bit to
’
1
’
enables PCINT Base Address 1 (I/O for registers). This does the
same function as bit 0 in the PCINT Configuration Word 1 register, but also makes the
PCINT Base Address 1 (I/O for regs) read back
’
0
’
s even when written to with values.
It guards against anything that BIOS code may do to PCINT Configuration Word 1 reg-
ister bit 0 if I/O accesses are not desired.
16
Enable PCINT Base Address 2
(Mem for regs)
Setting this bit to
’
1
’
enables PCINT Base Address 2 (Mem for regs) so IBM3206K0424
registers can be accessed by PCI memory cycles.
15-12
Encoded Control for PCINT Base
Address 6 (Memory)
Same as bits 3-0.
11-8
Encoded Control for PCINT Base
Address 5 (Memory)
7-4
Encoded Control for PCINT Base
Address 4 (Memory)
3-0
Encoded Control for PCINT Base
Address 3 (Memory).
Encoding of bits:
X'0': Disable this Base Address.
X'1': Configured to respond to a 2 GB address size.
X'2': Configured to respond to a 1 GB address size.
X'3': Configured to respond to a 512 MB address size.
X'4': Configured to respond to a 256 MB address size.
X'5': Configured to respond to a 128 MB address size.
X'6': Configured to respond to a 64 MB address size.
X'7': Configured to respond to a 32 MB address size.
X'8': Configured to respond to a 16 MB address size.
X'9': Configured to respond to a 8 MB address size.
X'A': Configured to respond to a 4 MB address size.
X'B': Configured to respond to a 2 MB address size.
X'C': Configured to respond to a 1 MB address size.
X'D': Configured to respond to a 64K address size, and enables internal windowing of
memory.
X'E': Configured to respond to a 32K address size, and enables internal windowing of
memory.
X'F': Configured to respond to a 16K address size, and enables internal window
Bit(s)
Function
Description
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