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參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 542/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
IBM Processor for Network Resources
Preliminary
ATM Cell Handler Architecture : Transmit Direction
Page 542 of 676
pnr25.chapt06.01
August 14, 2000
ATM Cell Handler Architecture : Transmit Direction
ACH_Tx GPP Handler Address Mapping
Base Address = x
’
100
’
Register Name
Description
Address Offset
Type Width
Initial Value
ROFmid
Read-on-the-fly register
X
’
0
’
F 8
’
00000000
’
ROFhi
Read-on-the-fly register (MSByte)
X
’
1
’
F 8
’
00000000
’
CntEn1
COUNT ENABLE register
X
’
2
’
X 3
’
000
’
ACBC
Cell counter (read from external FIFO), no threshold
2
X
’
4/5
’
2
N 24
’
x
’
000000
’’
IUC
Idle/unassigned cell counter, no threshold
2
X
’
6/7
’
2
N 24
’
x
’
000000
’’
ACBE
Corrupted cell error counter
2
X
’
8/9
’
2
N 8
’
00000000
’
ACBETh11
Threshold register for counter ACBE
X
’
A
’
X 8
’
10000000
’
RESET
Default RESET register
X
’
30
’
R 2
’
01
’
STAT1
Status register #1
X
’
33
’
S 8
IUCSTAT1
Status register #2
X
’
34
’
S 2
MainIRQ
MAIN INTerrupt register
X
’
38
’
I 2
M_MainIRQ
INT MASK register (for MainIRQ)
X
’
39
’
X 2
’
00
’
CntrIRQ1
COUNTER INTerrupt register
X
’
3A
’
I 4
M_CntrIRQ1
INT MASK register (for CntrIRQ1)
X
’
3B
’
X 4
’
0000
’
CELLTENABLE
Chiplet cofiguration register
X
’
48
’
C 6
’
001111
’
ACBTXTHRPAE
Programmable almost empty threshold
X
’
49
’
C 7
’
0001110
’
HEADERBYTE1
IU-cell header byte 1
1
X
’
4A
’
C 8
’
00000000
’
HEADERBYTE2
IU-cell header byte 2
1
X
’
4B
’
C 8
’
00000000
’
HEADERBYTE3
IU-cell header byte 3
1
X
’
4C
’
C 8
’
00000000
’
HEADERBYTE4
IU-cell header byte 4
1
X
’
4D
’
C 8
’
00000001
’
HEADERBYTE5
IU-cell header byte 5
1
X
’
4E
’
C 8
’
01010010
’
PAYLOADBYTE
IU-cell payload byte
X
’
4F
’
C 8
’
01101010
’
HECENCTRL
HEC processing control
X
’
50
’
C 7
’
0001100
’
HECOFFSET
HEC offset pattern register
X
’
51
’
C 8
’
01010101
’
HECMASKAND
HEC error corruption mask (AND)
X
’
52
’
C 8
’
11111111
’
HECMASKOR
HEC error corruption mask (OR)
X
’
53
’
C 8
’
00000000
’
SDBTXTHRPAF
Programmable almost full threshold
X
’
54
’
C 6
’
110000
’
1. Defaults according ITU I.432
2. Independent of the counter width, given that a counter has chiplet address N as a base. Reading address N or address N-1 both
yield the least significant byte of the counter. Reading address N has no affect on the counter, but reading address N-1 resets the
counter after read operation.
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| IBM32NPR101EPXCAC133 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| IBM35CPC945C03C-2 | 制造商:IBM 功能描述: |
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