- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM3206K0424 (IBM Microeletronics) IBM Processor for Network Resources(異步轉換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) |
| 中文描述： | IBM的處理器（異步轉換模式（ATM）的32位微處理器的網(wǎng)絡資源（用于網(wǎng)絡資源管理）） |
| 文件頁數(shù)： | 413/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt05.01
August 14, 2000
The PHY Interface (LINKC)
Page 413 of 676
14.4: LINKC Configuration 2 Transmit & Receive Control Register
This register contains the information which controls the operation of configuration 2 on the transmit and
receive. See
Note on Set/Clear Type Registers on page 93
for more details on addressing.
Length
32 bits
Type
Clear/Set
Address
XXXX 0B60 AND 0B64
Power On Value
X
’
78016E00
’
Restrictions
P
E
P
R
#
M
P
D
P
P
E
D
P
1
R
B
U
D
I
E
D
G
R
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Name
Description
31-29
PHY Transmit Device
Bits 31, 30, and 29 indicate which PHY the IBM3206K0424
’
s Transmit Config 2 will be
interfacing. If the configuration
’
s port address is all ones then the configuration is
unused and the value above bits doesn
’
t matter.
’
000
’
Reserved
’
001
’
PMC POS-PHY (Frame based Utopia)
’
010
’
Reserved
’
011
’
PMC PM5346 SUNI LITE/UTOPIA interface (STS-3c/STM-1 OR STS-1)
’
100
’
Reserved
’
101
’
Reserved
’
111
’
Reserved
28
Even/Odd Parity Selection
Even parity is selected when this bit is cleared. The default value is for odd parity. Par-
ity will always be generated when the IBM3206K0424 is transmitting data. If the PHY
doesn
’
t check parity then don
’
t connect the lines.
27
PHY Data Path Size
This bit, when set to
’
0
’
, selects a 16-bit wide data path to the PHY device. When set to
’
1
’
, the data path width to the PHY will be eight bits. This bit has no affect on the inter-
nal SONET/SDH framer except if the internal framer has been selected as the Rx PHY
device but not as the Tx PHY device. In this case, a
’
1
’
on this bit allows FYT-
DAT(15-13) to be used for the 16-bit external Tx PHY device, while a zero allows FYT-
DAT(15-13) to be used for the Rx HDLC controller. This implies that it is not possible to
use the internal RX framer, the RX HDLC interface, and an external 16-bit TX framer at
the same time.
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