參數(shù)資料
型號(hào)： IBM3206K0424
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）)
中文描述： IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理））
文件頁(yè)數(shù)： 45/676頁(yè)
文件大?。?/td> 9810K
代理商： IBM3206K0424
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt02.01
August 14, 2000
DRAM Memory Bus Interface
Page 45 of 676
DRAM Memory Bus Interface Pin Descriptions
Quantity
Pin Name
Input/Output
Pin Function
Pin Description
4
PM
n
CS(3:0)
Output
Packet Memory SRAM chip selects
PM
n
CS(3:2) are bank address lines 1 and 0 and
PM
n
CS(1:0) are the chip selects for the two arrays
when using SDRAM for Packet Memory. When
using SRAM, they are either the four chip selects or
are eight-encoded chip selects and a valid signal.
4
CM
n
CS(3:0)
Output
Control Memory SRAM chip selects
CM
n
CS(3:2) are bank address lines 1 and 0 and
CM
n
CS(1:0) are the chip selects for the two arrays
when using SDRAM for Control Memory. When
using SRAM, they are either the four chip selects or
are eight-encoded chip selects and a valid signal.
2
PM
n
DQM(3:0)
Output
Packet memory DQM lines
PMDQM(3:0) are the DQM lines when using
SDRAM for Packet Memory. They are identical cop-
ies of output enable when using SRAM.
PMDQM(3:2) is just another copy of PMDQM(1:0)
to reduce loading on the nets.
2
CM
n
DQM(3:0)
Output
Control memory DQM lines
CM0DQM(3:0) are the DQM lines when using
SDRAM for Control Memory. They are identical
copies of output enable when using SRAM.
CMDQM(3:2) is just another copy of CMDQM(1:0)
to reduce loading on the nets.
2
PMSYNRAS(1:0)
Output
RAS signal for packet synchronous
DRAM
PMSYNRAS(1:0) are identical copies of the RAS
signal for Packet Memory when using SDRAM.
They are byte enables (3:2) when using SRAM.
2
CMSYNRAS(1:0)
Output
RAS signal for control synchronous
DRAM
CMSYNRAS(1:0) are identical copies of the RAS
signal for Control Memory when using SDRAM.
They are byte enables (3:2) when using SRAM.
2
PMSYNCAS(1:0)
Output
CAS signal for packet synchronous
DRAM
PMSYNCAS(1:0) are identical copies of the CAS
signal for Packet Memory when using SDRAM.
They are byte enables (1:0) when using SRAM.
2
CMSYNCAS(1:0)
Output
CAS signal for control synchronous
DRAM
CMSYNCAS(1:0) are identical copies of the CAS
signal for Control Memory when using SDRAM.
They are byte enables (1:0) when using SRAM.
2
PMWE(1:0)
Output
Packet Memory write enable
Packet memory write enable.
2
CMWE(1:0)
Output
Control Memory write enable
Control memory write enable.
5
PMCLK(4:0)
Output
Packet Memory clock
There are five copies to minimize loading.
1
PMCLKE
Input/Output
Packet Memory clock enable
Clock enable for Packet Memory when using
SDRAM.
5
CMCLK(4:0)
Output
Control Memory clock
There are five copies to minimize loading.
1
CMCLKE
Input/Output
Control Memory clock enable
Clock enable output for Control Memory when using
SDRAM.
21
PMADDR(20:0)
Output
Address signals to Packet Memory
21
CMADDR(20:0)
Output
Address signals to Control Memory
39
PMDATA(38:0)
Input/Output
Data signals to and from the Packet
Memory
39
CMDATA(38:0)
Input/Output
Data signals to and from the Control
Memory.
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