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參數(shù)資料
| 型號(hào)： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁(yè)數(shù)： | 93/676頁(yè) |
| 文件大小： | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
The IOP Bus Specific Interface Controller (PCINT)
Page 93 of 676
Internal Organization: Entity Descriptions
This part contains detailed descriptions of the entities which, working together, make up the IBM3206K0424.
The data flows through the chip have already been described; now the details of the registers and algorithms
will be revealed. The entity descriptions are numbered for easy reference.
Note on Set/Clear Type Registers
There are many registers in IBM3206K0424 that operate as a set/clear type. These registers have two
addresses. The base address is for clearing bits in the register, and base address +4 bytes is for setting bits
in the register. The setting or clearing operations occur only for those bits that have the value of
’
1
’
on the write
of the register. Either of the addresses can be used for reading the register.
Control Processor Bus Interface Entities
Entity 1: The IOP Bus Specific Interface Controller (PCINT)
This entity provides PCI specific interfacing between the external connection and the internal entities. It will
support the following functions:
PCI memory target
PCI master
Address and data latching
Provide parity error detection and generation
Provide configuration space registers
64-bit data path for master and slave operation
64-bit addressing support for master and slave operation
Auto 64-bit slot detection supported
66MHz PCI bus clock operation supported
PCI Options Taken
Medium address decode design point
Locking as a memory target supported
Interrupt A will be supported, with interrupt 2 as a the sideband signal
Registers will not burst, but cause retries when a burst is attempted
BIST defaults set at the PCI 2 second maximum
PCI Target Response
A Target Retry is issued if a burst crosses the end of the IBM3206K0424
’
s memory space.
A Target Abort will be issued if AD and command bus have bad parity (address phase parity error).
Optionally, if SERR is enabled, it will also be returned.
If enabled, the PERR signal will be driven on bad parity during data write cycles (data phase parity error)
when the IBM3206K0424 is the target of the command.
A Target Retry will be issued by the IBM3206K0424 if internal contention will cause a large bus access
delay.
PCI Master Response
A Master Abort will be issued if DEVSEL is not asserted after five clocks.
If enabled, the PERR signal will be driven on bad parity during data read cycles (data phase parity error)
when the IBM3206K0424 is the initiator of the command.
.
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