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參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 241/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
The Bus DRAM Cache Controller (BCACH)
Page 241 of 676
8.2: BCACH Status Register
The bits in this register reflect the current status of the cache. See
Note on Set/Clear Type Registers on page
93
for more details on addressing.
Length
8 bits
Type
Clear/Set
Address
XXXX 1008 and 00C
Power On Value
X
’
00
’
Restrictions
None
P
W
R
N
C
C
C
C
7
6
5
4
3
2
1
0
Bit(s)
Function
Description
7
POOLS invalidation of dirty lines
When this bit is set, it indicates that POOLS requested that the cache logic invalidate a
line that was dirty. This is usually an indication that a buffer was freed by the software
before data written out to the buffer had been flushed to memory. This may or may not
be an error condition.
6
Write Hit on Multiple Lines
When this bit is set, the cache logic has detected a write hit to multiple lines. This indi-
cates an internal logic error in the cache.
5
Read Hit on Multiple Lines
When this bit is set, the cache logic has detected a read hit to multiple lines. This indi-
cates an internal logic error in the cache.
4
Negative Ack from VIMEM
When set, the cache logic has detected a negative acknowledgment from the Virtual
Memory Logic entity. This indicates that a virtual buffer boundary was crossed and a new
real buffer was needed to map the requested address space into, but no real buffer was
available. In addition to setting this status bit, the cache logic writes the pattern
X
’
zzzzzBAD
’
into the header of the packet at offset X
’
C
’
where zzzzz is the offset of the
failing write into the packet.
3
Collision on Cache Line 3
When this bit is set, the cache logic has detected a collision in cache line 3. This is a sit-
uation where another entity in IBM3206K0424 was accessing an area of memory that
was contained in one of the cache lines that was dirty. Further information for problem
diagnosis is latched in the memory controller logic when this condition is detected.
2
Collision on Cache Line 2
When this bit is set, the cache logic has detected a collision in cache line 2.
1
Collision on Cache Line 1
When this bit is set, the cache logic has detected a collision in cache line 1.
0
Collision on Cache Line 0
When this bit is set, the cache logic has detected a collision in cache line 0.
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