- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM3206K0424 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 58/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
IBM Processor for Network Resources
Preliminary
ATM PHY Bus Interface
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pnr25.chapt02.01
August 14, 2000
Clock, Configuration, and LSSD Pin Descriptions
Quantity
Pin Name
Input/Output
Pin Description
1
MPCIRST
Input
This signal causes a hardware reset when asserted low. See Entity 20: on page
511 for more details on resets.
1
PCICLK
Input
The PCICLK is a 0-33, 66MHz clock.
1
PM66EN
Input
This pin is high when on a PCI bus that runs at 33MHz - 66MHz. It is used to tell
the on-chip PLL how to generate clocks.
1
TXCLK
Input
This is the LinkC asynchronous transmit clock.
1
RXCLK
Input
This is the LinkC asynchronous receive clock. An oscillator should be con-
nected to RXCLK even if it is not functionally used. Without the RXCLK input
oscillating, the chip may not reset properly.
1
MPEGCLK
Input
This is the MPEG asynchronous clock.
1
TESTM
Input
When the test mode pin is not asserted, this chip runs as specified. When the
test mode pin is asserted, the chip is in LSSD test mode. Transparent latches
become clocked latches and I/Os change to primary test inputs and test out-
puts. The precise connections are specified in the VHDL. This signal is asserted
high when in test mode.
1
MHALTPPC
Input
Used by RISCWatch to halt the Power PC core for debug purposes. This does
not need to be in a TEST/NOSCAN I/O location.
3
PFFCFG (2 - 0)
Input
These bits control the "find frequency" function which sets the range bits of the
PLL. Below is the encoded meaning of these bits.
000 = Enable internal register of these bits in CRSET
001 = Disable auto range function: set range to
<
25.0MHz operation
010 = Disable auto range function: set range to 25.0MHz - 33.3MHz-011 = Dis-
able auto range function: set range to 50.0MHz operation
100 = Enable auto range function for 19.44MHz
101 = Reserved
110 = Enable auto range function for 25.0MHz
111 = Enable auto range function for 32.0MHz
1
PFFOSC
Input
This input is the auto range known frequency input that is used to time the PCI
clock input. This should be connected to some oscillator on the card, for exam-
ple, the PHY oscillator. This is also used as the BIST clock. Without this input
oscillator, the chip will not run BIST nor will it properly reset; it is required for
proper operation.
1
PLLTI
Input
When tied to
’
1
’
, this input will cause the PLL to do a parametric testing at the
wafer and module level. Normal mode for this pin is a
’
0
’
.
1
PVDDA
Input
Filtered Vdd source to the PLL logic. See technology application notes for filter
circuit.
1
NSELFT
Input
Minus active SELFTEST input. Normal mode is a
‘
1
’
.
1
JTAG
n
RST
Input
JTAG Test Reset provides an asynchronous initialization of the TAP controller.
1
JTAGTCK
Input
JTAG Test Clock is used to clock state information and test data into and out of
the device during operation of the TAP.
1
JTAGTMS
Input
JTAG Test Mode Select is used to control the state of the TAP controller in the
device. (
LSSD test function - RARRYTCLKC - SC
)
1
JTAGTDI
Input
JTAG Test Data Input is used to serially shift test data and test instructions into
the device during TAP operation. (
LSSD test function - CLKDIVTCLKC-SC
)
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