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參數(shù)資料
| 型號(hào)： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 187/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
The DRAM Controllers (COMET/PAKIT)
Page 187 of 676
26
Disable Zero Address Error
Detection.
When set to
‘
1
’
, this bit disables the detection of zero address errors to memory.
25-24
State Information Selection.
These bits control what will be visible on the enstate outputs if COMET/PAKIT are
selected for observation on the enstate pins.
23
Disable Driving Memory Data
Nets When Idle
When set to
‘
1
’
, this bit disables the memory controller from driving the memory data
nets to
’
0
’
when the controller is idle.
22
SDRAM Split ECC
When set to
‘
1
’
, this bit indicates that the ECC/parity for multiple arrays of memory are
in separate modules and a slight increase in performance is possible. If this bit is
‘
0
’
, the
ECC/parity is in a shared module. If using neither ECC or parity, this bit should be set to
’
1
’
for a slight performance increase. This bit applies only when SDRAM is being used.
21
SDRAM Burst Length of 2
When set to
’
1
’
, this bit indicates that the SDRAM should be driven assuming a burst
length of two. This bit set to
’
0
’
indicates a burst length of one.
20
Drive SRAM Output Enables
When set to
’
1
’
, this bit allows functional output enables to be driven for SRAMs. When
set to
’
0
’
, the output enables are driven active continuously.
19
Freeze Error Registers
When set to
’
1
’
, this bit freezes the Memory Address Register and the Syndrome Regis-
ter when a memory error occurs. When this bit is set to
’
0
’
, the error registers are
updated whenever an error is encountered. For this bit to have any meaning with single
bit errors, bit 18 must also be a
’
1
’
.
18
Latch Error Registers on Single
Bit Errors
When set to
’
1
’
, this bit allows error data to be latched into the Memory Error Address
Register and the Syndrome Register when a single bit errors occurs. When this bit is
set to
’
0
’
, single bits errors do not latch data into the error registers.
17
Enable ECC or Parity
This bit set to
’
1
’
enables ECC detection/correction or parity error detection.
16
SRAM Byte Enables for Writes
Only
When set to
’
1
’
, this bit' causes byte enables to only be driven on writes to SRAM. The
enables are driven inactive for reads. If the bit is set to
’
0
’
, the byte enables are valid on
both reads and writes.
15
Disable SDRAM Overlapped
Bank Accesses/Shorten SRAM
Write Duration
When the memory controller is configured for SDRAM, setting this bit to
’
1
’
disables the
overlapping of bank accesses. When configured for SRAM, setting this bit to
’
1
’
short-
ens the time the IBM3206K0424 drives data on writes.
14
Parity or ECC
When set to
’
1
’
, this bit causes parity to be generated. This bit set to
’
0
’
causes ECC to
be generated. ECC is supported for DRAM only.
13-12
Reserved
Reserved
11-10
SRAM or SDRAM Latency
These bits indicate the delay between performing a read and the memory returning
data. The bits are encoded as follows:
00
1 Cycle (SRAM only)
01
2 Cycles
10
3 Cycles (SDRAM only)
11
Reserved
9-8
Memory Type
These bits indicate the type of memory being used for memory. The bits are encoded
as follows:
00
SRAM
01
ZBT SRAM
10
Synchronous DRAM (SDRAM)
11
Enhanced Synchronous DRAM (ESDRAM)
7
Memory Unpopulated.
If this bit is
’
1
’
, there is no physical memory connected to this controller.
Bit(s)
Function
Description
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