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參數(shù)資料
| 型號(hào)： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁(yè)數(shù)： | 600/676頁(yè) |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
IBM Processor for Network Resources
Preliminary
Overhead Frame Processor Architecture: Receive Direction
Page 600 of 676
pnr25.chapt06.01
August 14, 2000
Overhead Frame Processor Architecture: Receive Direction
OFP_Rx GPP Handler Address Mapping
Base Address = x
’
800
’
(Page 1 of 4)
Register Name
Description
Address Offset
Type Width
Initial Value
ROFmid
Read-on-the-fly register
X
’
0
’
F 8
’
00000000
’
CntEn1
COUNT ENABLE register #1
X
’
2
’
X 8
’
00000000
’
CntEn2
COUNT ENABLE register #2
X
’
3
’
X 3
’
000
’
B1BITCNT
BIP-8 B1 bit error counter
X
’
4/5
’
1
N 16
’
x
’
0000
’’
B1BITCNTTh12
Threshold register Byte2 (least significant byte) for B1BITCNT
X
’
6
’
X 8
’
00000000
’
B1BITCNTTh11
Threshold register Byte1 for counter B1BITCNT
X
’
7
’
X 8
’
01111101
’
B1BLKCNT
BIP-8 B1 block error counter
1
)
X
’
8/9
’
1
N 16
’
x
’
0000
’’
B1BLKCNTTh12
Threshold register Byte2 (least significant byte) for B1BLKCNT
X
’
A
’
X 8
’
00000000
’
B1BLKCNTTh11
Threshold register Byte1 for counter B1BLKCNT
X
’
B
’
X 8
’
01111101
’
B2BITCNT
BIP-24 B2 bit error counter, 2 thresholds
1
X
’
C/D
’
1
N 16
’
x
’
0000
’’
B2BITCNTTh12
Degradation threshold Byte2 (least significant byte) for
B2BITCNT
X
’
E
’
X 8
’
00100000
’
B2BITCNTTh11
Degradation threshold Byte1 for B2BITCNT
X
’
F
’
X 8
’
01001110
’
B2BITCNTTh22
Failure threshold Byte2 (least significant byte) for B2BITCNT
X
’
10
’
X 8
’
00000000
’
B2BITCNTTh21
Failure threshold Byte1 for B2BITCNT
X
’
11
’
X 8
’
01111101
’
B2BLKCNT
BIP-24 B2 block error counter, 2 thresholds
1
X
’
12/13
’
1
N 16
’
x
’
0000
’’
B2BLKCNTTh12
Degration threshold Byte2 (least significant byte) for B2BLKCNT
X
’
14
’
X 8
’
00100000
’
B2BLKCNTTh11
Degradation threshold Byte1 forB2BLKCNT
X
’
15
’
X 8
’
01001110
’
B2BLKCNTTh22
Failure threshold Byte2 (least significant byte) for B2BLKCNT
X
’
16
’
X 8
’
00000000
’
B2BLKCNTTh21
Failure threshold Byte1 for B2BLKCNT
X
’
17
’
X 8
’
01111101
’
B3BITCNT
BIP-8 B3 bit error counter
1
X
’
18/19
’
1
N 16
’
x
’
0000
’’
B3BITCNTTh12
Threshold register Byte2 (least significant byte) for B3BITCNT
X
’
1A
’
X 8
’
00000000
’
B3BITCNTTh11
Threshold register Byte1 for counter B3BITCNT
X
’
1B
’
X 8
’
01111101
’
B3BLKCNT
BIP-8 B3 block error counter
1
X
’
1C/1D
’
1
N 16
’
x
’
0000
’’
B3BLKCNTTh12
Threshold register Byte2 (least significant byte) for B3BLKCNT
X
’
1E
’
X 8
’
00000000
’
B3BLKCNTTh11
Threshold register Byte1 for counter B3BLKCNT
X
’
1F
’
X 8
’
01111101
’
MSREICNT
Multiplex section remote error indication counter
1
X
’
20/21
’
1
N 16
’
x
’
0000
’’
MSREICNTTh12
Threshold register Byte2 (least significant byte) for MSREICNT
X
’
22
’
X 8
’
00000000
’
MSREICNTTh11
Threshold register Byte1 for counter MSREICNT
X
’
23
’
X 8
’
01111101
’
HPREICNT
Higher-order path remote error indication counter
1
X
’
24/25
’
1
N 16
’
x
’
0000
’’
HPREICNTTh12
Threshold register Byte2 (least significant byte) for HPREICNT
X
’
26
’
X 8
’
00000000
’
HPREICNTTh11
Threshold register Byte1 for counter HPREICNT
X
’
27
’
X 8
’
01111101
’
PJ_EVCNT
Positive justification counter, no threshold
1
X
’
28/29
’
1
N 8
’
00000000
’
NJ_EVCNT
Negative justification counter, no threshold
1
X
’
2A/2B
’
1
N 8
’
00000000
’
1. Independent of the counter width, given that a counter has chiplet address N as a base. Reading address N or address N-1 both
yield the least significant byte of the counter. Reading address N has no affect on the counter, but reading address N-1 resets the
counter after read operation.
2. Address range 100-17F located in 128x8. GRA Address range 180-1BF located in 64x8 GRA.
3. The 64-byte J1 path trace processing uses the 16 byte addresses of 16 byte J1 path trace to map a full 64 byte space.
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PDF描述 |
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