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參數(shù)資料
| 型號(hào)： | AM8530 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Serial Communications Controller |
| 中文描述： | 串行通信控制器 |
| 文件頁數(shù)： | 30/194頁 |
| 文件大?。?/td> | 797K |
| 代理商： | AM8530 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁當(dāng)前第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁
System Interface
AMD
2–12
If both bits D0 and D2 of WR15 are set to ‘1’ then the Am85C30 register map is as shown
in Table 2–6.
Table 2–6. Register Set—All Enhancements Enabled
A/
B
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
With the Point High command:
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
PNT
2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
PNT
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
PNT
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
WRITE
WR0B
WR1B
WR2
WR3B
WR4B
WR5B
WR6B
WR7B
WR0A
WR1A
WR2
WR3A
WR4A
WR5B
WR6A
WR7A
READ
RR0B
RR1B
RR2B
RR3B
RR4B(WR4B)
RR5B(WR5B)
RR6B
RR7B
RR0A
RR1A
RR2A
RR3A
RR4A(WR4A)
RR5A(WR5A)
RR6A
RR7A
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
WR8B
WR9
WR10B
WR11B
WR12B
WR13B
WR14B
WR15B
WR8A
WR9
WR10A
WR11A
WR12A
WR13A
WR14A
WR15A
RR8B
RR9B(WR3B)
RR10B
RR11B(WR10B)
RR12B
RR13B
RR14B(WR7’B)
RR15B
RR8A
RR9A(WR3A)
RR10A
RR11A(WR10A)
RR12A
RR13A
RR14A(WR7’A)
RR15A
2.6
The SCC may be reset by either hardware or software. A hardware reset occurs when
RD
and
WR
are both Low, simultaneously regardless of the state of the
CE
input, which
is normally an illegal condition. As long as both
RD
and
WR
are Low, the SCC recognizes
the reset condition. Once this condition is removed, however, the reset condition is as-
serted internally for an additional four to five PCLK cycles. During this time, any attempt
to access the SCC will be ignored. However a hardware reset does not clear the receive
FIFO, therefore it may be necessary to perform a few dummy reads immediately after a
RES ET
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AM8530H | Serial Communications Controller |
| AM85C30-10PC | Enhanced Serial Communications Controller |
| Am85C30 | Serial Communications Controller |
| AM85C30 | Enhanced Serial Communications Controller |
| AM85C30-8PC | Enhanced Serial Communications Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AM8530ADC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530ADCB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530AJC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530APC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530DC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
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