參數(shù)資料
型號(hào)： AD9910BSVZ
廠商： Analog Devices Inc
文件頁數(shù)： 62/64頁
文件大?。?/td> 0K
描述： IC DDS 1GSPS 14BIT PAR 100TQFP
產(chǎn)品培訓(xùn)模塊： Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action
Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter
Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction
Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter
Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator
設(shè)計(jì)資源： Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121)
標(biāo)準(zhǔn)包裝： 1
分辨率（位）： 14 b
主 fclk： 1GHz
調(diào)節(jié)字寬（位）： 32 b
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 托盤
產(chǎn)品目錄頁面： 552 (CN2011-ZH PDF)
Data Sheet
AD9910
Rev. D | Page 7 of 64
Parameter
Conditions/Comments
Min
Typ
Max
Unit
201.1 MHz Analog Output
±500 kHz
–87
dBc
±125 kHz
–87
dBc
±12.5 kHz
–91
dBc
301.1 MHz Analog Output
±500 kHz
–86
dBc
±125 kHz
–86
dBc
±12.5 kHz
–88
dBc
401.3 MHz Analog Output
±500 kHz
–84
dBc
±125 kHz
–84
dBc
±12.5 kHz
–85
dBc
SERIAL PORT TIMING CHARACTERISTICS
Maximum SCLK Frequency
70
Mbps
Minimum SCLK Clock Pulse Width
Low
4
ns
High
4
ns
Maximum SCLK Rise/Fall Time
2
ns
Minimum Data Setup Time to SCLK
5
ns
Minimum Data Hold Time to SCLK
0
ns
Maximum Data Valid Time in Read Mode
11
ns
I/O_UPDATE/PROFILE[2:0] TIMING
CHARACTERISTICS
Minimum Setup Time to SYNC_CLK
1.75
ns
Minimum Hold Time to SYNC_CLK
0
ns
I/O_UPDATE Pulse Width
High
>1
SYNC_CLK cycle
Minimum Profile Toggle Period
2
SYNC_CLK cycles
TxENABLE and 16-BIT PARALLEL (DATA) BUS TIMING
Maximum PDCLK Frequency
250
MHz
TxENABLE/Data Setup Time (to PDCLK)
1.75
ns
TxENABLE/Data Hold Time (to PDCLK)
0
ns
MISCELLANEOUS TIMING CHARACTERISTICS
Wake-Up Time2
Fast Recovery
8
SYSCLK cycles3
Full Sleep Mode
REFCLK multiplier enabled
1
ms
REFCLK multiplier disabled
150
μs
Minimum Reset Pulse Width High
5
SYSCLK cycles3
DATA LATENCY (PIPELINE DELAY)
Data Latency, Single Tone or Using Profiles
Frequency, Phase, Amplitude-to-DAC Output
Matched latency enabled and OSK
enabled
91
SYSCLK cycles3
Frequency, Phase-to-DAC Output
Matched latency enabled and OSK
disabled
79
SYSCLK cycles3
Matched latency disabled
79
SYSCLK cycles3
Amplitude-to-DAC Output
Matched latency disabled
47
SYSCLK cycles3
Data Latency Using RAM Mode
Frequency, Phase-to-DAC Output
Matched latency enabled/disabled
94
SYSCLK cycles3
Amplitude-to-DAC Output
Matched latency enabled
106
SYSCLK cycles3
Matched latency disabled
58
SYSCLK cycles3
Data Latency, Sweep Mode
Frequency, Phase-to-DAC Output
Matched latency enabled/disabled
91
SYSCLK cycles3
Amplitude-to-DAC Output
Matched latency enabled
91
SYSCLK cycles3
Matched latency disabled
47
SYSCLK cycles3
Data Latency, 16-Bit Input Modulation Mode
Frequency, Phase-to-DAC Output
Matched latency enabled
103
SYSCLK cycles3
Matched latency disabled
91
SYSCLK cycles3
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PDF描述
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