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參數(shù)資料
| 型號： | MC916X1CTH16B1 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 16.78 MHz, MICROCONTROLLER, PQFP120 |
| 封裝： | QFP-120 |
| 文件頁數(shù)： | 66/172頁 |
| 文件大小： | 1200K |
| 代理商： | MC916X1CTH16B1 |
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MOTOROLA
MC68HC916X1
158
MC68HC916X1TS/D
Figure 37 Background Debugging Mode Timing Diagram —
Freeze Assertion
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
2. When previous bus cycle is not an ECLK cycle, the address may be valid before ECLK goes low.
3. Address access time = tEcyc – tEAD – tEDSR.
4. Chip-select access time = tEcyc – tECSD – tEDSR.
Table 80 ECLK Bus Timing
(V
DD
and V
DDSYN
= 5.0 Vdc
±10%, V
SS
= 0 Vdc, T
A
= T
L
to T
H)
1
Num
Characteristic
Symbol
Min
Max
Unit
E1
ECLK Low to Address Valid2
tEAD
—60
ns
E2
ECLK Low to Address Hold
tEAH
15
—
ns
E3
ECLK Low to CS Valid (CS Delay)
tECSD
—
150
ns
E4
ECLK Low to CS Hold
tECSH
15
—
ns
E5
CS Negated Width
tECSN
30
—
ns
E6
Read Data Setup Time
tEDSR
30
—
ns
E7
Read Data Hold Time
tEDHR
5—
ns
E8
ECLK Low to Data High Impedance
tEDHZ
—60
ns
E9
CS Negated to Data Hold (Read)
tECDH
0—
ns
E10
CS Negated to Data High Impedance
tECDZ
—1
tcyc
E11
ECLK Low to Data Valid (Write)
tEDDW
—2
tcyc
E12
ECLK Low to Data Hold (Write)
tEDHW
15
—
ns
E13
CS Negated to Data Hold (Write)
tECHW
0—
ns
E14
Address Access Time (Read)3
tEACC
386
—
ns
E15
Chip-Select Access Time (Read)4
tEACS
296
—
ns
E16
Address Setup Time
tEAS
—
1/2
tcyc
16 BDM FRZ TIM
B8
CLKOUT
FREEZE
IPIPE1/DSI
B6
B7
B11
B6
B10
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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