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參數(shù)資料
| 型號： | MC68HC05L25PB |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQFP52 |
| 封裝： | TQFP-52 |
| 文件頁數(shù)： | 126/152頁 |
| 文件大?。?/td> | 897K |
| 代理商： | MC68HC05L25PB |
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MC68HC05L25 Data Sheet, Rev. 3.1
Freescale Semiconductor
75
Chapter 8
Oscillators and Clock
8.1 Introduction
The MC68HC05L25 has dual on-chip oscillators for typical 4.0-MHz and 32.768-kHz crystals. Refer to
Figure 8-1. The clock generated is used by the CPU and by the subsystem modules such as time base
and LCD. Refer to Figure 8-3.
8.2 OSC Clock Divider and POR Counter
The OSC clock is divided by a 7-bit counter which is used for the system clock, time base, and POR
counter. Clocks divided by 2, 4, and 64 are available for the system clock selections and clock divided by
128 is provided for the time base and POR counter.
The POR counter is a 6-bit clock counter that is driven by the OSC divided by 128. The overflow of this
counter is used for setting FTUP bit, release of power-on reset (POR), and resuming operation from stop
mode.
The 7-bit divider and POR counter are initialized to $0078 by these conditions:
Power-on detection
When FOSCE bit is cleared
8.3 System Clock Control
The system clock is provided for all internal modules except time base.
Both OSC and XOSC are available as the system clock source. The divide ratio is selected by the SYS1
and SYS0 bits in the MISC register.
By default, OSC divided by two is selected on reset.
Table 8-1. System Bus Frequency Selection
SYS1
SYS0
Divide Ratio
CPU Bus Frequency (Hz)
OSC = 4.0 M
OSC = 4.1943 M
XOSC = 32.768 K
00
OSC Divided by 2
(Default)
2.0 M
2.0972 M
—
0
1
OSC Divided by 4
1.0 M
1.0486 M
—
1
0
OSC Divided by 64
62.5 k
65.536 k
—
1
XOSC Divided by 2
—
16.384 k
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PDF描述 |
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