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參數(shù)資料
| 型號： | M34571G4 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | SINGLE-CHIP 4-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單芯片4位微機(jī)的CMOS |
| 文件頁數(shù)： | 20/126頁 |
| 文件大?。?/td> | 1627K |
| 代理商： | M34571G4 |
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Rev.1.02
REJ03B0179-0102
May 25, 2007
Page 20 of 124
4571 Group
(7) Interrupt sequence
Interrupts only occur when the respective INTE flag, interrupt
enable bits (V1
0
V1
3
, V2
0
, V2
3
), and interrupt request flag are
“1.
”
The interrupt actually occurs 2 to 3 machine cycles after the
cycle in which all three conditions are satisfied. The interrupt
occurs after 3 machine cycles only when the three interrupt
conditions are satisfied on execution of other than one-cycle
instructions (Refer to Figure 22).
Fig 22. Interrupt sequence
T
3
T
2
T
1
1 machine cycle
System clock
(STCK)
Interrupt enable
flag (INTE)
INT0
INT1
T1F
T2F
T3F
The program starts
Interrupt activated
Flag cleared
2 to (Notes 1, 2)
EXF0
EXF1
External 0,
External 1
interrupt
Timer 1
Timer 2
Timer 3
interrupt
VDF
Voltage drop
detection circuit
interrupt
When an interrupt request flag is set after its interrupt is enabled
EI instrucycle
Interrupt enabled state
Interrupt disabled state
Retaining level of system
Notes 1: The address is stacked to the last cycle.
2: This interval of cycles depends on the executed instruction at the time
when each interrupt activated condition is satisfied.
T
3
T
2
T
1
T
3
T
2
T
1
T
3
T
2
T
1
T
2
T
1
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