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參數(shù)資料
| 型號： | DSP1628 |
| 英文描述： | TVS 400W 60V BIDIRECT SMA |
| 中文描述： | 澄清，串行I /設(shè)備的DSP1620/27/28/29 O控制注冊說明 |
| 文件頁數(shù)： | 84/114頁 |
| 文件大?。?/td> | 804K |
| 代理商： | DSP1628 |
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Preliminary Data Sheet
February 1997
DSP1628 Digital Signal Processor
Lucent Technologies Inc.
82
9 Electrical Characteristics and Requirements
(continued)
Note 1.
The M and N counter values in the
pllc
register must be set so that the VCO will operate in the appro-
priate range (see Table 63). Choose the lowest value of N and then the appropriate value of M for
f
INTERNAL CLOCK
=
f
CKI
x (M/(2N)) =
f
VCO
/2.
Lock-in time represents the time following assertion of the PLLEN bit of the
pllc
register during which
the PLL output clock is unstable. The DSP must operate from the 1X CKI input clock or from the slow
ring oscillator while the PLL is locking. Completion of the lock-in interval is indicated by assertion of the
LOCK flag.
Note 2.
Table 63. PLL Electrical Specifications, VCO Frequency Ranges
Parameter
Symbol
Min
Max
Unit
Note
VCO frequency range
(V
DD
= 3 V
±
10%)
Input Jitter at CKI
f
VCO
50
160
MHz
1
—
—
200
ps-rms
—
Table 64. PLL Electrical Specifications and pllc Register Settings
M
V
DD
pllc13
(ICP)
1
1
1
1
1
1
1
pllc12
Reserved
0
0
0
0
0
0
0
pllc[11:8]
(LF[3:0])
1011
1010
1001
1000
0111
0110
0100
Typical Lock-in Time (
μ
s)
(See Note 2.)
30
30
30
30
30
30
30
23—24
21—22
19—20
16—18
12—15
8—11
2—7
2.7 V – 3.3 V
2.7 V – 3.3 V
2.7 V – 3.3 V
2.7 V – 3.3 V
2.7 V – 3.3 V
2.7 V – 3.3 V
2.7 V – 3.3 V
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PDF描述 |
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