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參數(shù)資料
| 型號： | 16F872 |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | CAT 5E CROSSOVER PATCH CORD CABLE GREEN 10 FT |
| 中文描述： | 28引腳，8位閃存微控制器的CMOS |
| 文件頁數(shù)： | 68/160頁 |
| 文件大?。?/td> | 2600K |
| 代理商： | 16F872 |
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PIC16F872
DS30221A-page 68
Preliminary
1999 Microchip Technology Inc.
i)
The MSSP module shifts in the ACK bit from the
slave device, and writes its value into the
SSPCON2 register ( SSPCON2<6>).
The MSSP module generates an interrupt at the
end of the ninth clock cycle by setting the SSPIF
bit.
The user generates a STOP condition by setting
the STOP enable bit PEN in SSPCON2.
Interrupt is generated once the STOP condition
is complete.
j)
k)
l)
9.2.8
BAUD RATE GENERATOR
In I
2
C Master mode, the reload value for the BRG is
located in the lower 7 bits of the SSPADD register
(
Figure 9-10
). When the BRG is loaded with this value,
the BRG counts down to 0 and stops until another
reload has TACKEN place. The BRG count is decre-
mented twice per instruction cycle (T
CY
), on the Q2 and
Q4 clock.
In I
2
C Master mode, the BRG is reloaded automatically.
If Clock Arbitration is taking place for instance, the BRG
will be reloaded when the SCL pin is sampled high
(
Figure 9-11
).
FIGURE 9-10: BAUD RATE GENERATOR
BLOCK DIAGRAM
FIGURE 9-11: BAUD RATE GENERATOR TIMING WITH CLOCK ARBITRATION
SSPM<3:0>
BRG Down Counter
CLKOUT
F
OSC
/4
SSPADD<6:0>
SSPM<3:0>
SCL
Reload
Control
Reload
SDA
SCL
SCL deasserted but slave holds
SCL low (clock arbitration)
DX-1
DX
BRG
reload
SCL is sampled high, reload takes
place, and BRG starts its count.
03h
02h
01h
00h (hold off)
03h
02h
BRG
value
SCL allowed to transition high
BRG decrements
(on Q2 and Q4 cycles)
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