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參數(shù)資料
| 型號： | PM8315 |
| 廠商： | PMC-Sierra, Inc. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 207/329頁 |
| 文件大?。?/td> | 3024K |
| 代理商： | PM8315 |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
192
Figure 36
- CRCE Count vs. BER (T1 SF mode)
0
2
4
6
8
10
12
14
16
0
200
400
600
800
1000
1200
Bit Error Event Count Per Second
B
-
Average Count Over
Many 1 Second Intervals
18
20
12.4 Using the Internal FDL Transmitter
It is important to note that access rate to the TDPR registers is limited by the rate
of the internal high-speed system clock which is either the DS3, DS1 or E1 clock.
Consecutive accesses to the TDPR Configuration, TDPR Interrupt Status/UDR
Clear, and TDPR Transmit Data register should be accessed (with respect to
WRB rising edge and RDB falling edge) at a rate no faster than 1/8 that of the
selected TDPR high-speed system clock. This time is used by the high-speed
system clock to sample the event, write the FIFO, and update the FIFO status.
Instantaneous variations in the high-speed reference clock frequencies (e.g. jitter
in the line clock) must be considered when determining the procedure used to
read and write the TDPR registers.
Upon reset of the TEMUX, the TDPR should be disabled by setting the EN bit in
the TDPR Configuration Register to logic 0 (default value). An HDLC all-ones
Idle signal will be sent while in this state. The TDPR is enabled by setting the EN
bit to logic 1. The FIFOCLR bit should be set and then cleared to initialize the
TDPR FIFO. The TDPR is now ready to transmit.
To initialize the TDPR, the TDPR Configuration Register must be properly set. If
FCS generation is desired, the CRC bit should be set to logic 1. If the block is to
be used in interrupt driven mode, then interrupts should be enabled by setting
the FULLE, OVRE, UDRE, and LFILLE bits in the TDPR Interrupt Enable register
to logic 1. The TDPR operating parameters in the TDPR Upper Transmit
Threshold and TDPR Lower Interrupt Threshold registers should be set to the
desired values. The TDPR Upper Transmit Threshold sets the value at which the
TDPR automatically begins the transmission of HDLC packets, even if no
complete packets are in the FIFO. Transmission will continue until the current
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8315-PI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8315-PI | 制造商:PMC-Sierra 功能描述: |
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
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