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參數(shù)資料
| 型號： | PM8315 |
| 廠商： | PMC-Sierra, Inc. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 138/329頁 |
| 文件大?。?/td> | 3024K |
| 代理商： | PM8315 |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
123
Figure 23
- Clock Master: Serial Data and H-MVIP CCS
TJAT
FIFO
T1-XBAS/E1-TRAN
BasicTransmitter:
Frame Generation,
Alarm Insertion,
Signaling Insertion,
Trunk Conditioning
Line Coding
ESIF
Egress
System
Interface
TRANSMITTER
Transmit Data[1:28]
EFP[1:28]
ICLK[1:28]
CMVFP
CMVFPC
CMV8MCLK
TJAT
Digital PLL
Transmit CLK[1:28]
Inputs Timed
to CMV8MCLK
CCSED
ED[x] Inputs
Timed to
ICLK[x]
ED[1:28]
When Clock Master: Serial Data and H-MVIP CCS mode is enabled, payload
data may be sourced through the egress serial interface, while common channel
signaling is sourced in parallel through the H-MVIP interface.
The H-MVIP egress interface multiplexes common channel signaling from up to
28 T1s or 21 E1s. The H-MVIP interfaces use common clocks, CMV8MCLK and
CMVFPC, and frame pulse, CMVFPB, for synchronization. Common channel
signaling over H-MVIP uses a Clock Slave serial interface, selected when
SYSOPT[2:0] is set to “Serial Clock and Data Interface with CCS H-MVIP
Interface”. CCSED is a single dedicated input pin sampled by CMV8MCLK,
used to time division multiplex the common channel signaling (CCS) for all T1s
and E1s and additionally the V5 channels in E1 mode. The V5 channels in E1
mode can also be enabled over CCSED when the ETS15EN and ETS31EN bits
in the T1/E1 Egress Serial Interface Mode Select register are set to 1.
The ingress clock, ICLK[x], is a 1.544MHz or 2.048MHz clock generated from the
16.384MHz CMV8MCLK. (Note that in T1 mode, this clock does not divide down
to T1 rate evenly, resulting in a gappy clock. The minimum period is 10 times
that of CMV8MCLK.) ICLK[x] is pulsed for each bit in the 193 bit T1 or 256 bit
E1 frame (i.e. NxDS0 controls are not applicable in this mode). Payload data on
ID[x] is output relative to this clock. The ingress frame alignment is indicated by
TEMUX on IFP[x], again timed to ICLK[x].
Note that several of the serial PCM egress data pins ED[x] are multiplexed with
the egress data H-MVIP data interface. ED[1,5,9,13,17,21,25] share pins with
the H-MVIP data signals MVED[1:7]. ED[2,6,10,14,18,22,26] share pins with the
H-MVIP CAS signals CASED[1:7].
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8315-PI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8315-PI | 制造商:PMC-Sierra 功能描述: |
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
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