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參數(shù)資料
| 型號(hào)： | PD784976A |
| 廠商： | NEC Corp. |
| 英文描述： | 16-Bit Single-Chip Microcontroller |
| 中文描述： | 16位單片機(jī) |
| 文件頁數(shù)： | 136/400頁 |
| 文件大?。?/td> | 2023K |
| 代理商： | PD784976A |
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136
CHAPTER 7 16-BIT TIMER/EVENT COUNTER
User
’
s Manual U15017EJ2V0UD
Table 7-6. Setting Range of CR00 (Min) and CR01 (Max), and Generation of INTREM
Setting Range of CR00
Setting Range of CR01
Generation of INTREM
(N: CR00 Set Value, M: CR01 Set Value)
00001H to FFFEH
(7,637 ns to 250 ms)
0002H to FFFFH
(11,456 ns to 250 ms)
Count rate of (N + 1)
×
TM0
≤
Tpw
≤
count rate of M
×
TM0
Generated
Other than above
Not generated
Remarks1.
Tpw:
Pulse width, high width, or low width (selected by bits 4 to 7 (RES00, RES01, RES10, and
RES11) of REMM) after the signal has passed through the 4-point sampling noise eliminator.
2.
The value of the setting range of CR00 and CR01 in parentheses is (set value + 1)
×
(count rate)
with a count clock of f
XX
/16.
Cautions 1. Set CR00 to a value of 0001H to FFFEH, and CR01 to 0002H to FFFFH. Be sure to set a value
greater than that of CR00 to CR01; otherwise the operation will not be guaranteed.
2. Because Tpw is a signal that has passed through the 4-point sampling noise eliminator, it
has an error of the sampling clock
±
1 clock or less with respect to the signal input to the
TI00 pin (refer to Figure 7-24 Sampling Timing Chart). Set the values of CR00 and CR01 taking
this error into consideration.
Figure 7-22. Operation Timing When Remote Controller Receive Interrupt Is Generated (1/2)
(a) When INTREM interrupt request signal is generated
(count rate of (N + 1)
×
TM0
≤
Tpw
≤
count rate of M
×
TM0)
Example
When the interrupt signal is identified by the pulse interval
(when RES11, RES10, RES01, and RES00 are set to 1, 0, 1, and 0.)
Caution If the INTREM detection timing occurs while the output of the F/F (flip-flop) is set (period of
“
H
”
),
an interrupt request signal (INTREM) is generated.
Count clock
TI00 pin input signal
(noise eliminator output signal)
Tpw
N
0000 0001 0002 0003
N
4
N
3
N
2
N
1
N
N + 1
N + 2
0000 0001 0002 0003 0004
M
TM0
TM0 clear & start
(edge detection 1 output)
CR00 (Min.)
CR01 (Max.)
CR00 match signal
CR01 match signal
Set
Reset
F/F output
INTREM detection timing
INTREM
(edge detection 2 output)
Interrupt is generated.
Interrupt is not generated.
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