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參數(shù)資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數(shù)： | 91/210頁 |
| 文件大?。?/td> | 12448K |
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exit mode precharge power-down. A summary of the two power-down modes is listed
While in either power-down state, CKE is held LOW, RESET# is held HIGH, and a stable
clock signal must be maintained. ODT must be in a valid state but all other input signals
are a “Don’t Care.” If RESET# goes LOW during power-down, the DRAM will switch out
of power-down mode and go into the reset state. After CKE is registered LOW, CKE
must remain LOW until tPD (MIN) has been satisfied. The maximum time allowed for
power-down duration is tPD (MAX) (9 × tREFI).
The power-down states are synchronously exited when CKE is registered HIGH (with a
required NOP or DES command). CKE must be maintained HIGH until tCKE has been
satisfied. A valid, executable command may be applied after power-down exit latency,
tXP tXPDLL, have been satisfied. A summary of the power-down modes is listed below.
For specific CKE-intensive operations, for example, repeating a power-down exit to re-
fresh to power-down entry sequence, the number of clock cycles between power-down
exit and power-down entry may not be sufficient enough to keep the DLL properly up-
dated. In addition to meeting tPD when the REFRESH command is used in between
power-down exit and power-down entry, two other conditions must be met. First, tXP
must be satisfied before issuing the REFRESH command. Second, tXPDLL must be satis-
fied before the next power-down may be entered. An example is shown in Figure 106
Table 81: Power-Down Modes
DRAM State
MR1[12]
DLL State
Power-
Down Exit
Relevant Parameters
Active (any bank open)
“Don’t Care”
On
Fast
tXP to any other valid command
Precharged
(all banks precharged)
1
On
Fast
tXP to any other valid command
0
Off
Slow
tXPDLL to commands that require the DLL to be
locked (READ, RDAP, or ODT on)
tXP to any other valid command
2Gb: x4, x8, x16 DDR3 SDRAM
Power-Down Mode
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
180
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