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參數(shù)資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數(shù)： | 70/210頁 |
| 文件大?。?/td> | 12448K |
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DQS to DQ output timing is shown in Figure 77 (page 162). The DQ transitions be-
tween valid data outputs must be within tDQSQ of the crossing point of DQS, DQS#.
DQS must also maintain a minimum HIGH and LOW time of tQSH and tQSL. Prior to
the READ preamble, the DQ balls either will be floating or terminated depending on the
status of the ODT signal.
Figure 78 (page 163) shows the strobe-to-clock timing during a READ. The crossing
point DQS, DQS# must transition within ±tDQSCK of the clock crossing point. The data
out has no timing relationship to clock, only to DQS, as shown in Figure 78 (page 163).
Figure 78 (page 163) also shows the READ preamble and postamble. Typically, both
DQS and DQS# are High-Z to save power (VDDQ). Prior to data output from the DRAM,
DQS is driven LOW and DQS# is HIGH for tRPRE. This is known as the READ preamble.
The READ postamble, tRPST, is one half clock from the last DQS, DQS# transition. Dur-
ing the READ postamble, DQS is driven LOW and DQS# is HIGH. When complete, the
DQ will either be disabled or will continue terminating depending on the state of the
2Gb: x4, x8, x16 DDR3 SDRAM
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2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
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