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參數(shù)資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數(shù)： | 196/210頁 |
| 文件大?。?/td> | 12448K |
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37. Although CKE is allowed to be registered LOW after a REFRESH command when tRE-
FPDEN (MIN) is satisfied, there are cases where additional time such as tXPDLL (MIN) is
required.
38. ODT turn-on time MIN is when the device leaves High-Z and ODT resistance begins to
turn on. ODT turn-on time maximum is when the ODT resistance is fully on. The ODT
reference load is shown in Figure 22 (page 57).
39. Half-clock output parameters must be derated by the actual tERR10PER and tJITdty when
input clock jitter is present. This results in each parameter becoming larger. The parame-
ters tADC (MIN) and tAOF (MIN) are each required to be derated by subtracting both
tERR10PER (MAX) and tJITdty (MAX). The parameters tADC (MAX) and tAOF (MAX) are
required to be derated by subtracting both tERR10PER (MAX) and tJITdty (MAX).
40. ODT turn-off time minimum is when the device starts to turn off ODT resistance. ODT turn-
off time maximum is when the DRAM buffer is in High-Z. The ODT reference load is
shown in Figure 23 (page 60). This output load is used for ODT timings (see Figure 30
41. Pulse width of a input signal is defined as the width between the first crossing of
VREF(DC) and the consecutive crossing of VREF(DC).
42. Should the clock rate be larger than tRFC (MIN), an AUTO REFRESH command should
have at least one NOP command between it and another AUTO REFRESH command. Ad-
ditionally, if the clock rate is slower than 40ns (25 MHz), all REFRESH commands should
be followed by a PRECHARGE ALL command.
2Gb: x4, x8, x16 DDR3 SDRAM
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
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