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參數(shù)資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數(shù)： | 190/210頁 |
| 文件大小： | 12448K |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁當前第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁
Table 56: Electrical Characteristics and AC Operating Conditions (Continued)
Notes 1–8 apply to the entire table
Parameter
Symbol
DDR3-800
DDR3-1066
DDR3-1333
DDR3-1600
Units Notes
Min
Max
Min
Max
Min
Max
Min
Max
DQS, DQS# High-Z time (RL + BL/2)
tHZ (DQS)
–
400
–
300
–
250
–
225
ps
DQS, DQS# differential READ preamble
tRPRE
0.9
Note 24
0.9
Note 24
0.9
Note 24
0.9
Note 24
CK
DQS, DQS# differential READ postamble
tRPST
0.3
Note 27
0.3
Note 27
0.3
Note 27
0.3
Note 27
CK
Command and Address Timing
DLL locking time
tDLLK
512
–
512
–
512
–
512
–
CK
CTRL, CMD, ADDR
setup to CK,CK#
Base (specification)
tIS
AC175
200
–
125
–
65
–
45
–
ps
VREF @ 1 V/ns
375
–
300
–
240
–
220
–
ps
CTRL, CMD, ADDR
setup to CK,CK#
Base (specification)
tIS
AC150
350
–
275
–
190
–
170
–
ps
VREF @ 1 V/ns
500
–
425
–
340
–
320
–
ps
CTRL, CMD, ADDR hold
from CK,CK#
Base (specification)
tIH
DC100
275
–
200
–
140
–
120
–
ps
VREF @ 1 V/ns
375
–
300
–
240
–
220
–
ps
Minimum CTRL, CMD, ADDR pulse width
tIPW
900
–
780
–
620
–
560
–
ps
ACTIVATE to internal READ or WRITE delay
tRCD
ns
PRECHARGE command period
tRP
ns
ACTIVATE-to-PRECHARGE command period
tRAS
ns
ACTIVATE-to-ACTIVATE command period
tRC
ns
ACTIVATE-to-ACTIVATE
minimum command
period
1KB page size
tRRD
MIN = greater of
4CK or 10ns
MIN = greater of
4CK or 7.5ns
MIN = greater of
4CK or 6ns
MIN = greater of
4CK or 6ns
CK
2KB page size
MIN = greater of 4CK or 10ns
MIN = greater of 4CK or 7.5ns
CK
Four ACTIVATE
windows
1KB page size
tFAW
40
–
37.5
–
30
–
30
–
ns
2KB page size
50
–
50
–
45
–
40
–
ns
Write recovery time
tWR
MIN = 15ns; MAX = n/a
ns
Delay from start of internal WRITE
transaction to internal READ command
tWTR
MIN = greater of 4CK or 7.5ns; MAX = n/a
CK
READ-to-PRECHARGE time
tRTP
MIN = greater of 4CK or 7.5ns; MAX = n/a
CK
CAS#-to-CAS# command delay
tCCD
MIN = 4CK; MAX = n/a
CK
Auto precharge write recovery + precharge
time
tDAL
MIN = WR + tRP/tCK (AVG); MAX = n/a
CK
MODE REGISTER SET command cycle time
tMRD
MIN = 4CK; MAX = n/a
CK
MODE REGISTER SET command update delay
tMOD
MIN = greater of 12CK or 15ns; MAX = n/a
CK
2Gb:
x4,
x8,
x16
DDR3
SDRAM
Electrical
Characteristics
and
AC
Operating
Conditions
PDF:
09005aef826aaadc
2Gb_DDR3_SDRAM.pdf
–
Rev.
K
04/10
EN
80
Micron
Technology,
Inc.
reserves
the
right
to
change
products
or
specifications
without
notice.
2006
Micron
Technology,
Inc.
All
rights
reserved.
相關PDF資料 |
PDF描述 |
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| MT45W2MW16BBB-856WT | 2M X 16 PSEUDO STATIC RAM, 85 ns, PBGA54 |
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