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參數資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數： | 6/210頁 |
| 文件大?。?/td> | 12448K |
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Figure 35: Tangent Line for tIS (Command and Address – Clock)
VSS
Setup slew rate
rising signal
Setup slew rate
falling signal =
=
VDDQ
VIH(AC)min
VIH(DC)min
VREF(DC)
VIL(DC)max
Tangent
line
VREF to AC
region
Nominal
line
tVAC
DQS
DQS#
CK#
CK
tIS
tIH
tIS
tIH
VREF to AC
region
Tangent
line
Nominal
line
Tangent line (VIH(DC)min - VREF(DC))
Tangent line (VREF(DC) - VIL(AC)max)
Δ
TR
Δ
TR
Δ
TF
Δ
TF
Note: 1. Both the clock and the strobe are drawn on different time scales.
2Gb: x4, x8, x16 DDR3 SDRAM
Command and Address Setup, Hold, and Derating
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
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PDF描述 |
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