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參數(shù)資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數(shù)： | 1/210頁 |
| 文件大?。?/td> | 12448K |
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DDR3 SDRAM
MT41J512M4 – 64 Meg x 4 x 8 Banks
MT41J256M8 – 32 Meg x 8 x 8 Banks
MT41J128M16 – 16 Meg x 16 x 8 Banks
Features
VDD = VDDQ = +1.5V ±0.075V
1.5V center-terminated push/pull I/O
Differential bidirectional data strobe
8n-bit prefetch architecture
Differential clock inputs (CK, CK#)
8 internal banks
Nominal and dynamic on-die termination (ODT)
for data, strobe, and mask signals
CAS READ latency (CL): 5, 6, 7, 8, 9, 10, or 11
POSTED CAS ADDITIVE latency (AL): 0, CL - 1,
CL - 2
CAS WRITE latency (CWL): 5, 6, 7, 8, based on tCK
Fixed burst length (BL) of 8 and burst chop (BC) of 4
(via the mode register set [MRS])
Selectable BC4 or BL8 on-the-fly (OTF)
Self refresh mode
TC of 0°C to +95°C
– 64ms, 8192 cycle refresh at 0°C to +85°C
– 32ms, 8192 cycle refresh at +85°C to +95°C
Clock frequency range of 300–800 MHz
Self refresh temperature (SRT)
Write leveling
Multipurpose register
Output driver calibration
Options1
Marking
Configuration
– 512 Meg x 4
512M4
– 256 Meg x 8
256M8
– 128 Meg x 16
128M16
FBGA package (Pb-free) – x4, x8
– 78-ball (8mm x 10.5mm) Rev. H
DA
– 78-ball (9mm x 11.5mm) Rev. D
HX
– 82-ball (12.5mm x 15mm) Rev. A
JE
FBGA package (Pb-free) – x16
– 96-ball (9mm x 14mm) Rev. D
HA
Timing – cycle time
– 1.07ns @ CL = 13 (DDR3-1866)
-107
– 1.25ns @ CL = 11 (DDR3-1600)
-125
– 1.5ns @ CL = 10 (DDR3-1333)
-15
– 1.5ns @ CL = 9 (DDR3-1333)
-15E
– 1.87ns @ CL = 8 (DDR3-1066)
-187
– 1.87ns @ CL = 7 (DDR3-1066)
-187E
Operating temperature
– Commercial (0°C ≤ TC ≤ +95°C)
None
– Industrial (–40°C ≤ TC ≤ +95°C)
IT
Revision
:A/:D/:H
Note: 1. Not all options listed can be combined to
define an offered product. Use the part
catalog search on http://www.micron.com
for available offerings.
Table 1: Key Timing Parameters
Speed Grade
Data Rate (MT/s)
Target tRCD-tRP-CL
tRCD (ns)
tRP (ns)
CL (ns)
1866
13-13-13
13.91
1600
11-11-11
13.75
1333
10-10-10
15
1333
9-9-9
13.5
-187
1066
8-8-8
15
-187E
1066
7-7-7
13.1
Notes: 1. Backward compatible to 1066, CL = 7 (-187E).
2. Backward compatible to 1333, CL = 9 (-15E).
3. Backward compatible to 1066, CL = 8 (-187).
2Gb: x4, x8, x16 DDR3 SDRAM
Features
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
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