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參數資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數： | 22/210頁 |
| 文件大小： | 12448K |
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Figure 41: Refresh Mode
NOP1
PRE
RA
Bank(s)3
BA
REF
NOP5
REF2
NOP5
ACT
NOP5
One bank
All banks
tCK
tCH
tCL
RA
tRFC2
tRP
tRFC (MIN)
T0
T1
T2
T3
T4
Ta0
Tb0
Ta1
Tb1
Tb2
Don’t Care
Indicates A Break in
Time Scale
Valid5
CK
CK#
Command
CKE
Address
A10
BA[2:0]
DQ4
DM4
DQS, DQS#4
Notes: 1. NOP commands are shown for ease of illustration; other valid commands may be possi-
ble at these times. CKE must be active during the PRECHARGE, ACTIVATE, and REFRESH
commands, but may be inactive at other times (see Power-Down Mode (page 179)).
2. The second REFRESH is not required but depicts two back-to-back REFRESH commands.
3.
“Don’t Care” if A10 is HIGH at this point; however, A10 must be HIGH if more than one
bank is active (must precharge all active banks).
4. For operations shown, DM, DQ, and DQS signals are all “Don’t Care”/High-Z.
5. Only NOP and DES commands are allowed after a REFRESH command and until tRFC
(MIN) is satisfied.
SELF REFRESH
SELF REFRESH command is used to retain data in the DRAM, even if the rest of the
system is powered down. When in self refresh mode, the DRAM retains data without
external clocking. Self refresh mode is also a convenient method used to enable/disable
the DLL as well as to change the clock frequency within the allowed synchronous oper-
ating range (see Input Clock Frequency Change (page 123)). All power supply inputs
(including VREFCA and VREFDQ) must be maintained at valid levels upon entry/exit and
during self refresh mode operation. All power supply inputs (including VREFCA and
VREFDQ) must be maintained at valid levels upon entry/exit and during self refresh
mode operation. VREFDQ may float or not drive VDDQ/2 while in self refresh mode under
certain conditions:
VSS < VREFDQ < VDD is maintained
VREFDQ is valid and stable prior to CKE going back HIGH
The first WRITE operation may not occur earlier than 512 clocks after VREFDQ is valid
All other self refresh mode exit timing requirements are met
2Gb: x4, x8, x16 DDR3 SDRAM
Commands
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
118
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