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參數資料
| 型號： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁數： | 144/210頁 |
| 文件大小： | 12448K |
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Table 17: IDD5B Measurement Loop
CK,
CK#
CKE
Sub-loop
Cycle
Number
Command
CS#
RAS#
CAS#
WE#
ODT
BA[2:0]
A[15:11]
A[10]
A[9:7]
A[6:3]
A[2:0]
Data
Toggling
Static
HIGH
0
REF
0
1
0
–
1a
1
D
1
0
–
2
D
1
0
–
3
D#
1
0
F
0
–
4
D#
1
0
F
0
–
1b
5–8
Repeat sub-loop 1a, use BA[2:0] = 1
1c
9–12
Repeat sub-loop 1a, use BA[2:0] = 2
1d
13–16
Repeat sub-loop 1a, use BA[2:0] = 3
1e
17–20
Repeat sub-loop 1a, use BA[2:0] = 4
1f
21–24
Repeat sub-loop 1a, use BA[2:0] = 5
1g
25–28
Repeat sub-loop 1a, use BA[2:0] = 6
1h
29–32
Repeat sub-loop 1a, use BA[2:0] = 7
2
33–nRFC - 1
Repeat sub-loop 1a through 1h until nRFC - 1, truncate if needed
Notes: 1. DQ, DQS, DQS# are midlevel.
2. DM is LOW.
2Gb: x4, x8, x16 DDR3 SDRAM
Electrical Specifications – IDD Specifications and Conditions
Definitions
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
39
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