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參數(shù)資料
| 型號(hào)： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁(yè)數(shù)： | 110/210頁(yè) |
| 文件大?。?/td> | 12448K |
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Figure 115: Synchronous ODT (BC4)
T0
T1
T2
T3
T4
T5
T6
T7
T8
T9
tAOF (MAX)
tAOF (MIN)
tAON (MAX)
tAOF (MAX)
T10
T11
T12
T13
T14
T15
T17
T16
CK
CK#
RTT
CKE
NOP
WRS4
NOP
Command
Don’t Care
Transitioning
tAON (MIN)
RTT,nom
ODTLoff = WL - 2
ODTH4 (MIN)
ODTH4
ODTL off = WL - 2
ODTL on = WL - 2
tAON (MIN)
tAON (MAX)
ODTH4
ODTL on = WL - 2
tAOF (MIN)
ODT
RTT,nom
Notes: 1. WL = 7. RTT,nom is enabled. RTT(WR) is disabled.
2. ODT must be held HIGH for at least ODTH4 after assertion (T1).
3. ODT must be kept HIGH ODTH4 (BC4) or ODTH8 (BL8) after the WRITE command (T7).
4. ODTH is measured from ODT first registered HIGH to ODT first registered LOW or from the registration of the
WRITE command with ODT HIGH to ODT registered LOW.
5. Although ODTH4 is satisfied from ODT registered HIGH at T6, ODT must not go LOW before T11 as ODTH4 must
also be satisfied from the registration of the WRITE command at T7.
2Gb:
x4,
x8,
x16
DDR3
SDRAM
PDF:
09005aef826aaadc
2Gb_DDR3_SDRAM.pdf
–
Rev.
K
04/10
EN
198
Micron
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2006
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Technology,
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