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參數(shù)資料
| 型號(hào)： | MT41J128M16HA-107:D |
| 元件分類： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁(yè)數(shù)： | 35/210頁(yè) |
| 文件大小： | 12448K |
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Complete functionality may be described throughout the document; any page or dia-
gram may have been simplified to convey a topic and may not be inclusive of all
requirements.
Any specific requirement takes precedence over a general statement.
Any functionality not specifically stated is considered undefined, illegal, and not sup-
ported, and can result in unknown operation.
Row addressing is denoted as A[n:0]. For example,1Gb: n = 12 [x16]; 1Gb: n = 13 [x4,
x8]; 2Gb: n = 13 [x16] and 2Gb: n = 14 [x4, x8]; . 4Gb: n = 14 [x16] and 4Gb: n = 15 [x4, x8].
A x16 device's DQ bus is comprised of two bytes. If only one of the bytes needs to be
used, use the lower byte for data transfers and terminate the upper byte as noted:
– Connect UDQS to ground via 1K* resistor.
– Connect UDQS# to VDD via 1K* resistor.
– Connect UDM to VDD via 1K* resistor.
– Connect DQ 8–15 individually to either VSS, VDD, or VREF via 1K resistors,* or float
DQ 8–15.
*If ODT is used, 1K resistor should be changed to 4X that of the selected ODT.
2Gb: x4, x8, x16 DDR3 SDRAM
Functional Description
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
13
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