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參數(shù)資料
| 型號(hào)： | MT41J128M16HA-107:D |
| 元件分類(lèi)： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封裝： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件頁(yè)數(shù)： | 53/210頁(yè) |
| 文件大?。?/td> | 12448K |
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Burst order bit 0 (the first bit) is assigned to LSB, and burst order bit 7 (the last bit) is
assigned to MSB
A[9:3] are a “Don’t Care”
A10 is a “Don’t Care”
A11 is a “Don’t Care”
A12: Selects burst chop mode on-the-fly, if enabled within MR0
A13 is a “Don’t Care”
BA[2:0] are a “Don’t Care”
MPR Register Address Definitions and Bursting Order
The MPR currently supports a single data format. This data format is a predefined read
pattern for system calibration. The predefined pattern is always a repeating 0–1 bit pat-
tern.
Examples of the different types of predefined READ pattern bursts are shown in the fol-
lowing figures.
Table 77: MPR Readouts and Burst Order Bit Mapping
MR3[2]
MR3[1:0]
Function
Burst
Length
Read
A[2:0]
Burst Order and Data Pattern
1
00
READ predefined pattern
for system calibration
BL8
000
Burst order: 0, 1, 2, 3, 4, 5, 6, 7
Predefined pattern: 0, 1, 0, 1, 0, 1, 0, 1
BC4
000
Burst order: 0, 1, 2, 3
Predefined pattern: 0, 1, 0, 1
BC4
100
Burst order: 4, 5, 6, 7
Predefined pattern: 0, 1, 0, 1
1
01
RFU
n/a
1
10
RFU
n/a
1
11
RFU
n/a
Note: 1. Burst order bit 0 is assigned to LSB, and burst order bit 7 is assigned to MSB of the selec-
ted MPR agent.
2Gb: x4, x8, x16 DDR3 SDRAM
Mode Register 3 (MR3)
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
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