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參數(shù)資料
| 型號： | MC68349FT16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 92/420頁 |
| 文件大?。?/td> | 1645K |
| 代理商： | MC68349FT16 |
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5- 26
MC68349 USER’S MANUAL
MOTOROLA
5.5 PROCESSING STATES
This section describes the processing states of the CPU32+. It includes a functional
description of the bits in the supervisor portion of the SR and an overview of actions taken
by the processor in response to exception conditions.
5.5.1 State Transitions
The processor is always in one of four processing states: normal, background, exception,
or halted.
When the processor fetches instructions and operands or executes instructions, it is in the
normal processing state. The stopped condition, which the processor enters when a
STOP or LPSTOP instruction is executed, is a variation of the normal state in which no
further bus cycles are generated.
Background state is an alternate operational mode used for system debugging. Refer to
5.7 Development Support for more information.
Exception processing refers specifically to the transition from normal processing of a
program to normal processing of system routines, interrupt routines, and other exception
handlers. Exception processing includes the stack operations, the exception vector fetch,
and the filling of the instruction pipeline caused by an exception. Exception processing
ends when execution of an exception handler routine begins. Refer to 5.6 Exception
Processing for comprehensive information.
A catastrophic system failure occurs if the processor detects a bus error or generates an
address error while in the exception processing state. This type of failure halts the
processor. For example, if a bus error occurs during exception processing caused by
another bus error, the CPU32+ assumes that the system is not operational and halts.
The halted condition should not be confused with the stopped condition. After the
processor executes a STOP or LPSTOP instruction, execution of instructions can resume
when a trace, interrupt, or reset exception occurs.
5.5.2 Privilege Levels
To protect system resources, the processor can operate with either of two levels of
access—user or supervisor. Supervisor level is more privileged than user level. All
instructions are available at the supervisor level, but execution of some instructions is not
permitted at the user level. There are separate SPs for each level. The S-bit in the SR
indicates privilege level and determines which SP is used for stack operations. The
processor identifies each bus access (supervisor or user mode) via function codes to
enforce supervisor and user access levels.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68349FT25 | 32-BIT, MICROCONTROLLER, PQFP16 |
| MC68356CZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC68356ZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC6840L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68349FT25A | 制造商:Motorola Inc 功能描述: |
| MC68349V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
| MC6835 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC68360 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360AD | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68360 QUad Integrated Communication Controller (QUICCa?￠) |
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