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參數(shù)資料
| 型號(hào)： | M37640E8 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 8-BIT CMOS MICROCONTROLLER |
| 中文描述： | 單芯片8位CMOS單片機(jī) |
| 文件頁數(shù)： | 39/172頁 |
| 文件大小： | 1193K |
| 代理商： | M37640E8 |
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7600 Series
Mitsubishi Microcomputer
M37640E8-XXXF Preliminary Specification
Peripheral Interface
7/9/98
2-27
The bus timing for reading from and writing to a peripheral is shown in Figure 2-25.
When P2 goes high, the address, R/W, and EB are output from the CPU. All address signals are
routed to the peripheral decode block where a peripheral decode signal is generated
asynchronously. Also, data read from a peripheral in the previous half cycle is latched in the
CPU, and data written to a peripheral in the previous half cycle is latched in the desired register
of the peripheral at this time.
When P1 goes high, address AB[2:0], R/W, EB, and PDnB are latched at the peripherals. From
these signals, the determination of which peripheral and register inside of that peripheral is to be
written or read is made. Also, if the CPU is writing to a peripheral, it begins to drive the data
bus at this time with the data to be written to the peripheral. If the CPU is reading from a
peripheral, the peripheral begins to drive the data bus as soon as the decode is finished and the
data is available from the register.
This timing does not apply for the RAM, EPROM, or USB core.
Figure 2-25. M37640 Peripheral Bus Timing
2*
Φ
P1
P2
CPU: AB, R/W, EB
AB, R/W, EB, PDnB
latched @peripheral [P1]
AB, R/W, EB, PDnB peripheral
RDbuf
Active Peripheral Decode (PDnB)
RDreg
perDB
DB
CPU read of DB [P2]
WRreg[P2]
perDB
DB
WRITE to peripheral
READ from peripheral
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PDF描述 |
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