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參數(shù)資料
| 型號： | M37640E8 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 8-BIT CMOS MICROCONTROLLER |
| 中文描述： | 單芯片8位CMOS單片機(jī) |
| 文件頁數(shù)： | 128/172頁 |
| 文件大?。?/td> | 1193K |
| 代理商： | M37640E8 |
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3-8
6/2/98
Timing Requirements and Switching Characteristics
7600 Series
M37640E8-XXXF Preliminary Specification
Mitsubishi Microcomputers
3.4
Timing Requirements and Switching Characteristics
Table 3-4. Timing Requirements and Switching Characteristics
(V
CC
= 4.15 to 5.25V, V
SS
= 0V, Ta = -20 to 85
°
C, unless otherwise noted)
Symbol
Parameter
Limits
Typ.
Unit
Min.
Max.
INPUTS
t
w(RESET)
t
c(X
in
)
twh(X
in
)
twl(X
in
)
tc(XC
in
)
twh(XC
in
)
twl(XC
in
)
RESET input “Low” pulse width
2
μ
s
Clock input cycle time
41.66
0.4*
t
c(X
in
)
0.4*
t
c(X
in
)
200
ns
Clock input “High” pulse width
ns
Clock input “Low” pulse width
ns
Clock input cycle time
ns
Clock input “High” pulse width
0.4*tc(XC
in
)
0.4*tc(XC
in
)
ns
Clock input “Low” pulse width
ns
INTERRUPTS
tc(INT)
INT0, INT1 input cycle time
140
ns
twh(INT)
INT0, INT1 input “High” pulse width
55
ns
twl(INT)
INT0, INT1 input “Low” pulse width
55
ns
tc(CNTRI)
CNTR0, CNTR1 input cycle time
200
ns
twh(CNTRI)
CNTR0, CNTR1 input “High” pulse width
80
ns
twl(CNTRI)
CNTR0, CNTR1 input “Low” pulse width
80
ns
TIMERS
td(
Φ
-TOUT)
td(
Φ
-CNTR0)
TIMER TOUT delay time
Note 1
TIMER CNTR0 delay time (pulse output mode)
Note 1
15
ns
15
ns
tc(CNTRE0)
TIMER CNTR0 input cycle time (event counter mode)
200
ns
twh(CNTRE0)
TIMER CNTR0 input “High” pulse width (event counter mode)
0.4*tc(CNTRE0)
ns
twl(CNTRE0)
td(
Φ
-CNTR1)
TIMER CNTR0 input “Low” pulse width (event counter mode)
TIMER CNTR1 delay time (pulse output mode)
Note 1
0.4*tc(CNTRE0)
ns
15
ns
tc(CNTRE1)
TIMER CNTR1 input cycle time (event counter mode)
200
ns
twh(CNTRE1)
TIMER CNTR1 input “High” pulse width (event counter mode)
0.4*tc(CNTRE1)
ns
twl(CNTRE1)
TIMER CNTR1 input “Low” pulse width (event counter mode)
0.4*tc(CNTRE1)
ns
SIO
tc(SCLKE)
SIO external clock input cycle time
400
ns
twh(SCLKE)
SIO external clock input “High” pulse width
190
ns
twl(SCLKE)
SIO external clock input “Low” pulse width
180
ns
tsu(SRXD-SCLKE)
SIO receive setup time (external clock)
15
ns
th(SCLKE-SRXD)
SIO receive hold time (external clock)
10
ns
td(SCLKE-STXD)
SIO transmit delay time (external clock)
25
ns
tv(SCLKE-SRDY)
SIO SRDY valid time (external clock)
26
ns
tc(SCLKI)
SIO internal clock output cycle time
166.66
ns
twh(SCLKI)
SIO internal clock output “High” pulse width
0.5*tc(SCLKI)-5
ns
twl(SCLKI)
SIO internal clock output “Low” pulse width
0.5*tc(SCLKI)-5
ns
tsu(SRXD-SCLKI)
SIO receive setup time (internal clock)
20
ns
th(SCLKI-SRXD)
SIO receive hold time (internal clock)
ns
td(SCLKI-STXD)
SIO transmit delay time (internal clock)
5
ns
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PDF描述 |
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