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參數(shù)資料
| 型號(hào)： | M37640E8 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 8-BIT CMOS MICROCONTROLLER |
| 中文描述： | 單芯片8位CMOS單片機(jī) |
| 文件頁數(shù)： | 37/172頁 |
| 文件大?。?/td> | 1193K |
| 代理商： | M37640E8 |
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7600 Series
Mitsubishi Microcomputer
M37640E8-XXXF Preliminary Specification
Peripheral Interface
7/9/98
2-25
2.6
Peripheral Interface
2.6.1
Chip Bus Timing
The internal bus timing is described below for the CPU (or DMAC) writing to and reading from a
peripheral (see Figure 2-23.)
The address (AB[15:0]) is output from the CPU on P2.
The data bus (DB[7:0]) is driven by the CPU during a write, or by a peripheral during a read,
on P1.
The R/W signal is high for a read and low for a write, and changes on P2.
The EB signal is high when a read or write is not valid, and is low for a valid read or write. It
changes on P2.
A PD
n
B signal (peripheral decode) is assigned to each peripheral and is low when reading from
or writing to the peripheral. Each PD
n
B signal is clocked on P2 timing.
The address, R/W, EB, and PD
n
B signals are latched at the peripheral block on P1, so they must all
be valid before this time. The data bus is latched by the CPU during a read, or by a peripheral during
a write, on P2; so the value on the data bus must be valid before this time.
Figure 2-23. M37640 Internal Bus Timing
2*
Φ
P1
P2
AB[15:0], R/W, EB,
PDnB [P2]
AB[15:0], R/W, EB,
PDnB latched @
peripheral [P1
]
AB[2:0], R/W, EB,
PDnB peripheral [P1]
DB[7:0] [P1]
DB[7:0] latched [P2]
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PDF描述 |
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